JPS61192122A - 単方向性スイツチ - Google Patents
単方向性スイツチInfo
- Publication number
- JPS61192122A JPS61192122A JP3197085A JP3197085A JPS61192122A JP S61192122 A JPS61192122 A JP S61192122A JP 3197085 A JP3197085 A JP 3197085A JP 3197085 A JP3197085 A JP 3197085A JP S61192122 A JPS61192122 A JP S61192122A
- Authority
- JP
- Japan
- Prior art keywords
- field effect
- signal
- effect transistor
- channel
- input terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000005669 field effect Effects 0.000 claims abstract description 26
- 238000010586 diagram Methods 0.000 description 3
- 239000002131 composite material Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000007152 ring opening metathesis polymerisation reaction Methods 0.000 description 2
- 230000002238 attenuated effect Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はアナログ信号電圧のサンプルホールド回路等に
用いられる単方向性スイッチに関するものである。
用いられる単方向性スイッチに関するものである。
従来、アナログ信号電圧サンプルホールド回路に用いる
単方向性スイッチは第２図の回路図に示されている。す
なわち、ＮチャンネルＭＯ８ＦＥＴｔ。
単方向性スイッチは第２図の回路図に示されている。す
なわち、ＮチャンネルＭＯ８ＦＥＴｔ。
のソース・ドレイン間とＰチャンネルＭＯ８ＦＥＴｎの
ソース・ドレイン間が信号入力端子２１と信号出力端子
２２との間に並列に接続されている。開閉信号入力端子
２４からの信号に直接ＮチャンネルＭＯ８ＦＥＴＱｔＤ
のゲートに、又インバータ２１を介してＰチャンネル
型Ｌ）ＳＦＥＴＱｌｔ のゲートに与えられている。こ
のスイッチとしての入出方間抵抗ＲＯＦｉは次式の工う
に求められる。
ソース・ドレイン間が信号入力端子２１と信号出力端子
２２との間に並列に接続されている。開閉信号入力端子
２４からの信号に直接ＮチャンネルＭＯ８ＦＥＴＱｔＤ
のゲートに、又インバータ２１を介してＰチャンネル
型Ｌ）ＳＦＥＴＱｌｔ のゲートに与えられている。こ
のスイッチとしての入出方間抵抗ＲＯＦｉは次式の工う
に求められる。
まずＮチャンネルＭＯ８ＦＥＴＱｌｏのＯＮ抵抗”０Ｎ
（Ｎ）は ”ＯＮＩＮ） ”１／（７Ｎ （ｖＤ Ｄ−ｖＩ Ｎ−
ｖＴ Ｎ ） ）・・・・・・・・・・・・・・・ （
１）またＰチャンネルＭＯ８ＦＥＴＱ１１のＯＮ抵抗凡
ＯＮ ＋１））は 札Ｎ（Ｐ）＝１／（βＦ（■ＩＮ−ｖＴ？月・・・・・
・・・・・・・・・・ （２）として表わせる。ここで
ｖＴＮ、 ｖＴ、 ｒｚそれぞれチャンネルＭＯ８ＦＥ
ＴＱＩｏ、ＰチャンネルＭＯ８ＦＥＴＱｌｌ のしき
込値電圧であり、βＮ、βＦはβ＝μＣ０Ｘ（−）（μ
；易動度、ｃＯＸ；単位面積当りのゲート容ｔ、Ｗ；チ
ャンネル幅、Ｌ：チャンネル長）で表わせ、それぞれＮ
チャンネルＭＯ８Ｆ”ＥＴＱｘ ｏ、 ＰチャンネルＭ
Ｏ８ＦＥＴＱＩ １の定数である。ま７ｔＶいは入力信
号の電圧を表わす。
（Ｎ）は ”ＯＮＩＮ） ”１／（７Ｎ （ｖＤ Ｄ−ｖＩ Ｎ−
ｖＴ Ｎ ） ）・・・・・・・・・・・・・・・ （
１）またＰチャンネルＭＯ８ＦＥＴＱ１１のＯＮ抵抗凡
ＯＮ ＋１））は 札Ｎ（Ｐ）＝１／（βＦ（■ＩＮ−ｖＴ？月・・・・・
・・・・・・・・・・ （２）として表わせる。ここで
ｖＴＮ、 ｖＴ、 ｒｚそれぞれチャンネルＭＯ８ＦＥ
ＴＱＩｏ、ＰチャンネルＭＯ８ＦＥＴＱｌｌ のしき
込値電圧であり、βＮ、βＦはβ＝μＣ０Ｘ（−）（μ
；易動度、ｃＯＸ；単位面積当りのゲート容ｔ、Ｗ；チ
ャンネル幅、Ｌ：チャンネル長）で表わせ、それぞれＮ
チャンネルＭＯ８Ｆ”ＥＴＱｘ ｏ、 ＰチャンネルＭ
Ｏ８ＦＥＴＱＩ １の定数である。ま７ｔＶいは入力信
号の電圧を表わす。
一方、ＮチャンネルＭＯ８ＦＥＴＱｌｏのしきい値電圧
ＶＴＮに入力信号の電圧ｖｘＮＶｃ工り基板バイアス効
果を受け ・・・・・・・・・・・・・・・ （３）となり、同様
に、ＰチャンネルＭ（ＪＳＦＥＴＱｔｌのしきい値電圧
ＶアＰ も入力信号の電圧ＶＩＮの影響を受けて、 ・・・・・・・・・・・・・・・ （４）（但しｖｖ ＴＮＱ、 ＴＰＱは基板バイアス効果が無い（！：
１！” ｖＴ Ｎ ｖＴ Ｐ ） トｅ ’Ｊ＠（３
）式を（１）式に代入すると、 ”ｏＮｉＮ戸１／（βＮ（ｖＤＤ−ｖＩＮ−ｖＴＮＯ、
ｆＧ’；）・・・・・・・・・・・・・・・ （５）ま
た、（４）式ヲ（２）式に代入すると、ＲＯＭ（Ｐ）＝
”／（βｒ（■ｘｘ−ｖｔｙｏ−、Ｖｎｎ−Ｖｘ＊））
・・・・・・・・・・・・・・・ （６）スイッチの入
出方間抵抗Ｒ０ＮはＲｏＮ （Ｎ）と凡。Ｎ（Ｐ）の並
列合成抵抗であるから（５）、 （６）式１Ｄ＝ ”／
ｌ／Ｎ（ｖＤＤ−ｖＩＮ−ｖＴＮＯ−÷ｆへ）・・・・
・・・・・・・・・・・ （７）となる。
ＶＴＮに入力信号の電圧ｖｘＮＶｃ工り基板バイアス効
果を受け ・・・・・・・・・・・・・・・ （３）となり、同様
に、ＰチャンネルＭ（ＪＳＦＥＴＱｔｌのしきい値電圧
ＶアＰ も入力信号の電圧ＶＩＮの影響を受けて、 ・・・・・・・・・・・・・・・ （４）（但しｖｖ ＴＮＱ、 ＴＰＱは基板バイアス効果が無い（！：
１！” ｖＴ Ｎ ｖＴ Ｐ ） トｅ ’Ｊ＠（３
）式を（１）式に代入すると、 ”ｏＮｉＮ戸１／（βＮ（ｖＤＤ−ｖＩＮ−ｖＴＮＯ、
ｆＧ’；）・・・・・・・・・・・・・・・ （５）ま
た、（４）式ヲ（２）式に代入すると、ＲＯＭ（Ｐ）＝
”／（βｒ（■ｘｘ−ｖｔｙｏ−、Ｖｎｎ−Ｖｘ＊））
・・・・・・・・・・・・・・・ （６）スイッチの入
出方間抵抗Ｒ０ＮはＲｏＮ （Ｎ）と凡。Ｎ（Ｐ）の並
列合成抵抗であるから（５）、 （６）式１Ｄ＝ ”／
ｌ／Ｎ（ｖＤＤ−ｖＩＮ−ｖＴＮＯ−÷ｆへ）・・・・
・・・・・・・・・・・ （７）となる。
すなわち（７）式でわかる通り、従来回路はオン抵抗Ｒ
ＯＭが、入力電圧に工って変化するという欠点を有し、
更にこの回路の出力端からみた入力インピーダンスはオ
ン抵抗几ＯＮと、この回路に入力する信号源の出力イン
ピーダンスとの直列合成抵抗となるため、スイッチに入
力する信号源の出力インピーダンス以下にはならず、ス
イッチの出力端子に発生する信号電圧はスイッチの出力
端に接続される負荷インピーダンスとの分圧され几もの
となり１人力信号工り減衰してしまう欠点を有する。
ＯＭが、入力電圧に工って変化するという欠点を有し、
更にこの回路の出力端からみた入力インピーダンスはオ
ン抵抗几ＯＮと、この回路に入力する信号源の出力イン
ピーダンスとの直列合成抵抗となるため、スイッチに入
力する信号源の出力インピーダンス以下にはならず、ス
イッチの出力端子に発生する信号電圧はスイッチの出力
端に接続される負荷インピーダンスとの分圧され几もの
となり１人力信号工り減衰してしまう欠点を有する。
本発明の目的は、かかる問題を極めて容易にかつ廉価に
実現できる単方向性スイッチを提供することにある。
実現できる単方向性スイッチを提供することにある。
信号入力端子に接続される非反転入力端子と反転入力端
子を備え几差動増幅回路と、この差動増幅回路の出力端
にそれぞれゲート電極が接続され几１１ｒｌのチャンネ
ル型の第１の電界効果型トランジスタ及び第２のチャン
ネル型の第２の電界効果トランジスタと、第１の電界効
果トランジスタのソース電極と第１を態量に接続された
８ｇｌのチャンネル型の第３の電界効果トランジスタと
、第２ノ電界効果トランジスタのソース電極と第２電源
間に接続された第２のチャンネル型の！４の電界効果ト
ランジスタと、この＠４の電界効果トランジスタのゲー
ト電極に接続され７を第１開閉入力端子と、第３の電界
効果トランジスタのゲート電極に接続され次第２開閉入
力端子と、第１の電界効果トランジスタ及びｗｃ２の電
界効果トランジスタのそれぞれのドレイン電極の共通接
続点に接続されるとともに差動増幅回路の反転入力端子
に接続された信号出力端子とを有する単方向性スイッチ
を得る。
子を備え几差動増幅回路と、この差動増幅回路の出力端
にそれぞれゲート電極が接続され几１１ｒｌのチャンネ
ル型の第１の電界効果型トランジスタ及び第２のチャン
ネル型の第２の電界効果トランジスタと、第１の電界効
果トランジスタのソース電極と第１を態量に接続された
８ｇｌのチャンネル型の第３の電界効果トランジスタと
、第２ノ電界効果トランジスタのソース電極と第２電源
間に接続された第２のチャンネル型の！４の電界効果ト
ランジスタと、この＠４の電界効果トランジスタのゲー
ト電極に接続され７を第１開閉入力端子と、第３の電界
効果トランジスタのゲート電極に接続され次第２開閉入
力端子と、第１の電界効果トランジスタ及びｗｃ２の電
界効果トランジスタのそれぞれのドレイン電極の共通接
続点に接続されるとともに差動増幅回路の反転入力端子
に接続された信号出力端子とを有する単方向性スイッチ
を得る。
以下、本発明を具体例をもって説明する。
第１図に本発明の一実施例である。ＰチャンネルＭＯ８
ＦＥＴ Ｑｌ ＠ Ｑｚ ｗ Ｑｓ ＃ Ｑｓ及びＮチ
ャンネルＭＯ８ＦＥＴＱｘ Ｉ Ｑａ ＃ Ｑｙ ＃
Ｑｌ を有し、ん１０ＳＦＥＴＱ、とＱｌ とＱｓ
とのソース電極及びバックゲート電極を第１電源に接続
し、ＭＵＳＦＥＴＱ４のドレイン電極をＭＯ８ＦＥＴＱ
、 のゲート電極とドレイン電極及びＭＯ８ＦＥＴＱ
１ のゲート電極に接続し、ＭＯ８ＦＥＴＱｒ の
ドレイン電極とＭＯ８ＦＥＴＱ、及びＭ０８ＦＥＴＱ
７ のゲート電極を接続し１Ｍ０８ＦＥＴＱ３及びＱ
４のソース電極とバックゲート電極を定電流源５の一方
の電極に接続し、定電流源５の他方の電極ｔ−１！２電
源に接続する。
ＦＥＴ Ｑｌ ＠ Ｑｚ ｗ Ｑｓ ＃ Ｑｓ及びＮチ
ャンネルＭＯ８ＦＥＴＱｘ Ｉ Ｑａ ＃ Ｑｙ ＃
Ｑｌ を有し、ん１０ＳＦＥＴＱ、とＱｌ とＱｓ
とのソース電極及びバックゲート電極を第１電源に接続
し、ＭＵＳＦＥＴＱ４のドレイン電極をＭＯ８ＦＥＴＱ
、 のゲート電極とドレイン電極及びＭＯ８ＦＥＴＱ
１ のゲート電極に接続し、ＭＯ８ＦＥＴＱｒ の
ドレイン電極とＭＯ８ＦＥＴＱ、及びＭ０８ＦＥＴＱ
７ のゲート電極を接続し１Ｍ０８ＦＥＴＱ３及びＱ
４のソース電極とバックゲート電極を定電流源５の一方
の電極に接続し、定電流源５の他方の電極ｔ−１！２電
源に接続する。
また、ＭＯ８ＦＥＴＱ、のドレイン電極とＭＯ８ＦＥＴ
Ｑ４０ソース電極とを接続し、ＭＯ８ＦＥＴＱ、及びＱ
。
Ｑ４０ソース電極とを接続し、ＭＯ８ＦＥＴＱ、及びＱ
。
のバックゲート電極を第１電源に接続し、ＭＯＳＦＥＴ
Ｑ、 のソース電極とバックゲート電極をＭ（ＪＳ
ＦＥＴＱ、 ｔｖ ）’ Ｌ／（ンを極ニ接続し、Ｍ０
８ＦＥＴＱｓのソース電極とバックゲート電極ｆ：、第
２電源に接続し、ＭＯ８ＦＥＴＱｓのドレイン電極とＭ
Ｏ８ＦＥＴＱ、のドレイン電極とＭＯ８ＦＥＴＱ４のゲ
ート電極とを接続し、その接続点を信号出力端子３とし
、ＭＯＳ Ｆ Ｅ ＴＱ ｓのゲート電極を１！号入力
端子２とし、ＭＯ８ＦＥＴＱ畠のゲート電極ｔ−＠１開
閉入力端子４とし、ＭＯ８ＦＥＴＱ、ｖゲート電極′ｔ
−第２開閉入力端子４′とするａｍ ＭＯ８ＦＥＴＱＩ
ｓ Ｑｌ ＊Ｑｓ＃Ｑ４は差動増幅器を構成し、ＭＯ
８ＦＢＴＱｓ −Ｑｓ −Ｑｙ 、Ｑｓは反転増幅器を
構成している。Ｍ）ＳＦＥＴＱ４のゲート電極に逆相入
力であり、これを信号出力層子３に接続しているので本
回路はボルテージホロワを構成している・ 従って、ＭＯ８ＦＥＴＱ、、Ｑ、のゲート電極に加える
第１開閉入力信号及び第２開閉入力信号によｆ）ＭＯ８
ＦＥＴＱ、とＱｓｔオンさせると、本回路はボルテージ
ホロワ會構成しているため、信号出力端子３には信号入
力端子２と同じ電圧が現われる。
Ｑ、 のソース電極とバックゲート電極をＭ（ＪＳ
ＦＥＴＱ、 ｔｖ ）’ Ｌ／（ンを極ニ接続し、Ｍ０
８ＦＥＴＱｓのソース電極とバックゲート電極ｆ：、第
２電源に接続し、ＭＯ８ＦＥＴＱｓのドレイン電極とＭ
Ｏ８ＦＥＴＱ、のドレイン電極とＭＯ８ＦＥＴＱ４のゲ
ート電極とを接続し、その接続点を信号出力端子３とし
、ＭＯＳ Ｆ Ｅ ＴＱ ｓのゲート電極を１！号入力
端子２とし、ＭＯ８ＦＥＴＱ畠のゲート電極ｔ−＠１開
閉入力端子４とし、ＭＯ８ＦＥＴＱ、ｖゲート電極′ｔ
−第２開閉入力端子４′とするａｍ ＭＯ８ＦＥＴＱＩ
ｓ Ｑｌ ＊Ｑｓ＃Ｑ４は差動増幅器を構成し、ＭＯ
８ＦＢＴＱｓ −Ｑｓ −Ｑｙ 、Ｑｓは反転増幅器を
構成している。Ｍ）ＳＦＥＴＱ４のゲート電極に逆相入
力であり、これを信号出力層子３に接続しているので本
回路はボルテージホロワを構成している・ 従って、ＭＯ８ＦＥＴＱ、、Ｑ、のゲート電極に加える
第１開閉入力信号及び第２開閉入力信号によｆ）ＭＯ８
ＦＥＴＱ、とＱｓｔオンさせると、本回路はボルテージ
ホロワ會構成しているため、信号出力端子３には信号入
力端子２と同じ電圧が現われる。
ま７＋２：ＭＯ８Ｆ’ＥＴＱｓ とＱ、とを共にオフさ
せると、信号出力端子３はフローティング状態になり、
信号導電路はし中断される。
せると、信号出力端子３はフローティング状態になり、
信号導電路はし中断される。
オン状態における本回路の出力インピーダンス、すなわ
ちアナログスイッチとしてみたときのオン抵抗ＲＢ’に
求めると、 ＲＯＭ”ＺＯＵ？／（１−ＢＡＧ） ・・−−
−・−−−［３）（但し ｚｏＵＴ：ＡＭＰの出力素子
インピーダンス、Ａ・ ；電圧利得、β；帰還量（β＝
−１）であり、入力信号レベル、及びこの回路への入力
慴号源の出力インピーダンスの影響を受けることばない
。
ちアナログスイッチとしてみたときのオン抵抗ＲＢ’に
求めると、 ＲＯＭ”ＺＯＵ？／（１−ＢＡＧ） ・・−−
−・−−−［３）（但し ｚｏＵＴ：ＡＭＰの出力素子
インピーダンス、Ａ・ ；電圧利得、β；帰還量（β＝
−１）であり、入力信号レベル、及びこの回路への入力
慴号源の出力インピーダンスの影響を受けることばない
。
以上説明した工うに、本発明に工れば、入力信号レベル
及び入力信号源の出力インピーダンスに関わらず、この
スイッチの出力インピーダンスは一定となＯ１出力負荷
による出力電圧の減衰という問題に取り除かれる。
及び入力信号源の出力インピーダンスに関わらず、この
スイッチの出力インピーダンスは一定となＯ１出力負荷
による出力電圧の減衰という問題に取り除かれる。
第１図は本発明の一実施例を示す単方向スイッチの回路
図、１１２図に従来の単方向性スイッチの回路図である
。 ２．２２・・・・・・信号入力端子、３．２３・・・・
・・信号出力端子、４．４’、２４・・・・・・開閉信
号入力端子、５・・・・・・定電流源、２１・・・・・
・インバータ。
図、１１２図に従来の単方向性スイッチの回路図である
。 ２．２２・・・・・・信号入力端子、３．２３・・・・
・・信号出力端子、４．４’、２４・・・・・・開閉信
号入力端子、５・・・・・・定電流源、２１・・・・・
・インバータ。
Claims (1)
- 信号入力端子と、該信号入力端子に接続される非反転入
力端子と反転入力端子を備えた差動増幅回路と、該差動
増幅回路の出力端にそれぞれゲート電極が接続された第
１のチャンネル型の第１の電界効果型トランジスタ及び
第２のチャンネル型の第２の電界効果トランジスタと、
前記第１の電界効果トランジスタのソース電極と第１電
源間に接続された前記第１のチャンネル型の第３の電界
効果トランジスタと、前記第２の電界効果トランジスタ
のソース電極と第２電源間に接続された前記第２のチャ
ンネル型の第４の電界効果トランジスタと、該第４の電
界効果トランジスタのゲート電極に接続された第１開閉
入力端子と、前記第３の電界効果トランジスタのゲート
電極に接続された第２開閉入力端子と、前記第１の電界
効果トランジスタ及び前記第２の電界効果トランジスタ
のそれぞれのドレイン電極の共通接続点に接続されると
ともに前記差動増幅回路の反転入力端子に接続された信
号出力端子とを有することを特徴とする単方向性スイッ
チ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3197085A JPS61192122A (ja) | 1985-02-20 | 1985-02-20 | 単方向性スイツチ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3197085A JPS61192122A (ja) | 1985-02-20 | 1985-02-20 | 単方向性スイツチ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61192122A true JPS61192122A (ja) | 1986-08-26 |
| JPH0441848B2 JPH0441848B2 (ja) | 1992-07-09 |
Family
ID=12345808
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3197085A Granted JPS61192122A (ja) | 1985-02-20 | 1985-02-20 | 単方向性スイツチ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61192122A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02196515A (ja) * | 1989-01-25 | 1990-08-03 | Nec Corp | Ｍｏｓアナログスイッチ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52129362A (en) * | 1976-04-23 | 1977-10-29 | Seiko Epson Corp | Cmos transmission circuit |
-
1985
- 1985-02-20 JP JP3197085A patent/JPS61192122A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52129362A (en) * | 1976-04-23 | 1977-10-29 | Seiko Epson Corp | Cmos transmission circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02196515A (ja) * | 1989-01-25 | 1990-08-03 | Nec Corp | Ｍｏｓアナログスイッチ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0441848B2 (ja) | 1992-07-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4477782A (en) | Compound current mirror | |
| JPS5915216B2 (ja) | 電圧レベルシフタ | |
| KR830002453A (ko) | 전압 비교기 | |
| CA1169488A (en) | Differential load circuit equipped with field-effect transistors | |
| JPS6119134B2 (ja) | ||
| KR940012851A (ko) | 차동 전류원 회로 | |
| JPS61192122A (ja) | 単方向性スイツチ | |
| JPH01276920A (ja) | アナログ・スイッチ | |
| US4978925A (en) | Unity-gain CMOS/SOS zero-offset buffer | |
| KR880012012A (ko) | 논리회로 | |
| JPH0328578Y2 (ja) | ||
| JP2695891B2 (ja) | コンパレータ回路 | |
| JPH0566765B2 (ja) | ||
| JPH0646696B2 (ja) | Ｍｏｓ ｆｅｔによる抵抗素子 | |
| JPS60236190A (ja) | センス・アンプ | |
| JPS59229909A (ja) | 差動アンプ | |
| JPH02124609A (ja) | 電流ミラー回路 | |
| JPS5819855Y2 (ja) | Ｆｅｔ増幅器 | |
| JPS63211906A (ja) | アナログ値インバ−タ回路 | |
| JPS6110314A (ja) | Ｍｏｓ電圧比較器 | |
| JPS6340405A (ja) | 差動入力回路 | |
| JP2808855B2 (ja) | 定電圧回路 | |
| JPS60158722A (ja) | バツフア回路 | |
| JPS5893014U (ja) | コンプリメンタリ出力回路 | |
| JPH0148689B2 (ja) |