JPS6119231A - 半導体集積回路素子の入力回路装置 - Google Patents
半導体集積回路素子の入力回路装置Info
- Publication number
- JPS6119231A JPS6119231A JP59140812A JP14081284A JPS6119231A JP S6119231 A JPS6119231 A JP S6119231A JP 59140812 A JP59140812 A JP 59140812A JP 14081284 A JP14081284 A JP 14081284A JP S6119231 A JPS6119231 A JP S6119231A
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- Japan
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- terminal
- potential
- input terminal
- integrated circuit
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、リセット時の外部入力端子の状態をサンプ
リングしてその値を保持する回路を備えることにより、
リセット前後の外部入力端子の状態により４通りの内部
状態を設定できる半導体集積回路素子の入力回路装置に
関するものである。
リングしてその値を保持する回路を備えることにより、
リセット前後の外部入力端子の状態により４通りの内部
状態を設定できる半導体集積回路素子の入力回路装置に
関するものである。
従来、半導体集積回路素子の入力回路装置として第１図
に示すようなものがあった。すなわち、これはしきい値
電圧の異なる２つのインノ１−夕１及び２のそれぞれの
入力端子を外部入力端子３に接続したものである。図中
、４．５はそれぞれインハ−り１，２の出力である。
に示すようなものがあった。すなわち、これはしきい値
電圧の異なる２つのインノ１−夕１及び２のそれぞれの
入力端子を外部入力端子３に接続したものである。図中
、４．５はそれぞれインハ−り１，２の出力である。
この入力回路装置の動作を第２図を用いて説明する。イ
ンバータ１及び２のしきい値電圧をそれぞれＶＴＩ（１
，ＶＴ）１２ （ＶＴＨＩ＜ＶＴＨＩ２）とし、電源電
圧をＶ ｃｃ、接地電圧をＶｓｓとすると、外部入力端
子３に印加される入力電圧ＶＩＮが接地電圧■ｓ’ｓと
インバータ１のしきい値電圧ＶＴＨＩとの間にあるとき
には、インバータ１及び２の出力端子４及び５は共にハ
イレベル電位（以下“Ｈ”電位と記す）になっており、
この状態を内部状ｑ３１とする。次に入力電圧ＶＩＮが
しきい値電圧ＶＴＨＩとＶＴ１）２との間にあるときは
端子４はローレベル（以下”Ｌ”電位と記す）、端子５
は“Ｈ”電位となっており、この状態を内部状態■とす
る。さらに入力電圧ＶＩＮがしきい値電圧ＶＴＲ２以上
となったときは、端子４及び５は共に“Ｌ″電位となり
、第３の状態として内部状態■を′っ（ることができる
。
ンバータ１及び２のしきい値電圧をそれぞれＶＴＩ（１
，ＶＴ）１２ （ＶＴＨＩ＜ＶＴＨＩ２）とし、電源電
圧をＶ ｃｃ、接地電圧をＶｓｓとすると、外部入力端
子３に印加される入力電圧ＶＩＮが接地電圧■ｓ’ｓと
インバータ１のしきい値電圧ＶＴＨＩとの間にあるとき
には、インバータ１及び２の出力端子４及び５は共にハ
イレベル電位（以下“Ｈ”電位と記す）になっており、
この状態を内部状ｑ３１とする。次に入力電圧ＶＩＮが
しきい値電圧ＶＴＨＩとＶＴ１）２との間にあるときは
端子４はローレベル（以下”Ｌ”電位と記す）、端子５
は“Ｈ”電位となっており、この状態を内部状態■とす
る。さらに入力電圧ＶＩＮがしきい値電圧ＶＴＲ２以上
となったときは、端子４及び５は共に“Ｌ″電位となり
、第３の状態として内部状態■を′っ（ることができる
。
上記内部状態Ｉ、ＩＩ’；ＩＩＩは、例えばワンチップ
マイクロコンピュータにおいて、それぞれそのシングル
チップモード、マイクロプロセッサモード。
マイクロコンピュータにおいて、それぞれそのシングル
チップモード、マイクロプロセッサモード。
エバチップモードに対応するものであり、ここでシング
ルチップモードとは、マイクロコンピュータの内部ＲＯ
Ｍのプログラムにより該マイクロコンピュータが動作す
るモード、マイクロプロセッサモードとは内部ＲＯＭを
使用せずに外部のメモリをアクセスしてそのプログラム
により動作するモード、エバチップモードとはマイクロ
コンピュータの特定のピンを時分割でＩ１０ピンあるい
はアドレスピンとして使用し該マイクロコンピュータを
評価するためのモードである。
ルチップモードとは、マイクロコンピュータの内部ＲＯ
Ｍのプログラムにより該マイクロコンピュータが動作す
るモード、マイクロプロセッサモードとは内部ＲＯＭを
使用せずに外部のメモリをアクセスしてそのプログラム
により動作するモード、エバチップモードとはマイクロ
コンピュータの特定のピンを時分割でＩ１０ピンあるい
はアドレスピンとして使用し該マイクロコンピュータを
評価するためのモードである。
しかしながら、この従来の入力回路装置では、接地電圧
と電源電圧との間に３つの内部状態が存在するため、各
内部状態をつくる入力電圧の範囲は非ｔ■に狭いものと
なっている。また、３通りの内部状態しか設定できない
という欠点があった。
と電源電圧との間に３つの内部状態が存在するため、各
内部状態をつくる入力電圧の範囲は非ｔ■に狭いものと
なっている。また、３通りの内部状態しか設定できない
という欠点があった。
本発明は、上記のような従来のものの欠点を除去するた
めになされたもので、外部入力端子の状態に常に追随し
て状態が変化するインバータの他に、リセット時の外部
入力端子の状態を保持する保持回路を備えることにより
、”Ｈ”電位と″Ｌ″Ｌ″電位値で半導体集積回路素子
の内部状態を設定でき、かつ異なる４通りの内部状態を
選択することのできる半導体集積回路素子の入力回路装
置を提供することを目的としている。
めになされたもので、外部入力端子の状態に常に追随し
て状態が変化するインバータの他に、リセット時の外部
入力端子の状態を保持する保持回路を備えることにより
、”Ｈ”電位と″Ｌ″Ｌ″電位値で半導体集積回路素子
の内部状態を設定でき、かつ異なる４通りの内部状態を
選択することのできる半導体集積回路素子の入力回路装
置を提供することを目的としている。
以下、この発明の一実施例を図について説明する。第３
図は本発明の一実施例による入力回路装置を示し、これ
はりセント信号出力端子を備え、Ｃ−ＭＯＳプロセスを
用いた半導体集積回路素子の入力回路装置である。第３
図において、２０は初期状態を決めるためのリセット信
号Ｒを有する半導体集積回路、３は該回路２０の信号入
力端子、３０はリセット信号の出力端子であり、また１
゜６．７，１．３．１５はインバータ、２．８はｎチャ
ネルエンハンスメント及びｐチャネルエンハンスメン！
・形ＭＯＳ Ｆ ＥＴで構成されるトランスミッション
ゲート、４，５，９，１０，１），１２ば端子である。
図は本発明の一実施例による入力回路装置を示し、これ
はりセント信号出力端子を備え、Ｃ−ＭＯＳプロセスを
用いた半導体集積回路素子の入力回路装置である。第３
図において、２０は初期状態を決めるためのリセット信
号Ｒを有する半導体集積回路、３は該回路２０の信号入
力端子、３０はリセット信号の出力端子であり、また１
゜６．７，１．３．１５はインバータ、２．８はｎチャ
ネルエンハンスメント及びｐチャネルエンハンスメン！
・形ＭＯＳ Ｆ ＥＴで構成されるトランスミッション
ゲート、４，５，９，１０，１），１２ば端子である。
またトランスミッションゲート２゜８及びインバータ６
．７により、リセット信号Ｒが“Ｈ”電位から“Ｌ″電
位に切り替わる時にインバータ６の出力をサンプリング
し、再びリセット信号Ｒが“Ｌ”電位になるまでそのサ
ンプリングした値を保持する簡単なりフリップフロップ
４０が構成されている。
．７により、リセット信号Ｒが“Ｈ”電位から“Ｌ″電
位に切り替わる時にインバータ６の出力をサンプリング
し、再びリセット信号Ｒが“Ｌ”電位になるまでそのサ
ンプリングした値を保持する簡単なりフリップフロップ
４０が構成されている。
次に、この装置の動作を第４図を用いて説明する。第４
図は第３図のりセント信号Ｒと入力端子３を端子９，１
０，１）．１２にそれぞれ接続した場合のリセット時、
リセット解除後の入力端子３の電圧レベル、及びリセッ
ト解除後の端子４゜５の状態を示す。
図は第３図のりセント信号Ｒと入力端子３を端子９，１
０，１）．１２にそれぞれ接続した場合のリセット時、
リセット解除後の入力端子３の電圧レベル、及びリセッ
ト解除後の端子４゜５の状態を示す。
第４図の入力端子３を端子９に接続した場合には、入力
端子３はリセント時、リセント解除後とも■、”電位と
なり、入力端子３のインバータ１申力である端子４は“
Ｈ”電位となり、リセット信号Ｒが”Ｈ”電位から“Ｌ
”電位に変わる時点のインバータ６の出力電圧レベルを
保持しているＤフリップフロップ４０の出力端子５も、
リセット解除後は“Ｈ”電位である（内部状態■）。同
様に、入力端子３を端子１０に接続した場合には、入力
端子３はリセット前後で“Ｈ”レベルの状態になるので
、リセット解除後の端子４．５は共に“Ｌ”電位である
（内部状ｆｉ ［１）。
端子３はリセント時、リセント解除後とも■、”電位と
なり、入力端子３のインバータ１申力である端子４は“
Ｈ”電位となり、リセット信号Ｒが”Ｈ”電位から“Ｌ
”電位に変わる時点のインバータ６の出力電圧レベルを
保持しているＤフリップフロップ４０の出力端子５も、
リセット解除後は“Ｈ”電位である（内部状態■）。同
様に、入力端子３を端子１０に接続した場合には、入力
端子３はリセット前後で“Ｈ”レベルの状態になるので
、リセット解除後の端子４．５は共に“Ｌ”電位である
（内部状ｆｉ ［１）。
次に入力端子３を端子１）に接続した場合には、入力端
子３は、リセット解除後インバータ１３の出力遅延時間
だけ遅れて“Ｈ”電位となるので、リセット解除後の端
子４，５はそれぞれ“Ｌ”。
子３は、リセット解除後インバータ１３の出力遅延時間
だけ遅れて“Ｈ”電位となるので、リセット解除後の端
子４，５はそれぞれ“Ｌ”。
Ｈ”である（内部状態■）。同様に入力端子３をインバ
ータ１５の出力端子１２に接続した場合は、内部状態■
とは逆に、端子４，５はそれぞれＨ”、“Ｌ”電位とな
る（内部状態■）。
ータ１５の出力端子１２に接続した場合は、内部状態■
とは逆に、端子４，５はそれぞれＨ”、“Ｌ”電位とな
る（内部状態■）。
ここで、第４の内部状態としては、上記マイクロコンピ
ュータにおける上記シングルチップモード、マイクロプ
ロセッサモード、エバチップモードに加え、例えばメモ
リ拡張モードを持つことができる。このメモリ拡張モー
ドとは、内部ＲＯＭと外部ＲＯＭの両方のプログラムに
より、マイクロコンピュータを動かすことができるモー
ドであり、これによりシングルチップモードより大きな
プログラムによるマイクロコンピュータの動作が可能と
なるものである。
ュータにおける上記シングルチップモード、マイクロプ
ロセッサモード、エバチップモードに加え、例えばメモ
リ拡張モードを持つことができる。このメモリ拡張モー
ドとは、内部ＲＯＭと外部ＲＯＭの両方のプログラムに
より、マイクロコンピュータを動かすことができるモー
ドであり、これによりシングルチップモードより大きな
プログラムによるマイクロコンピュータの動作が可能と
なるものである。
このような本実施例装置では、“Ｌ″電位と“Ｈ”電位
の２つのレベルにより４通りの内部状態を選択すること
ができ、特にリセット信号出力を有する半導体集積回路
素子においては内部状態！。
の２つのレベルにより４通りの内部状態を選択すること
ができ、特にリセット信号出力を有する半導体集積回路
素子においては内部状態！。
ｎ、ｍを端子９，１０．１）へのリード線用の外部配線
のみで実現でき、内部状態■も端子１２を構成するため
のインバータ（１５） １個のみの外付部品で実現で
きるものである。
のみで実現でき、内部状態■も端子１２を構成するため
のインバータ（１５） １個のみの外付部品で実現で
きるものである。
なお以上では内部状６１及び■をつくる場合に、リセッ
ト信号出力及びそのインバータ出力を用いる場合につい
て説明したが、必ずしもこれらの信号を用いる必要はな
く、これらと同様な信号を入力端子３に入力することに
より実現できることはもちろんである。また端子４は、
入力端子３の単なるインバータ出力端子であるから、リ
セット解除後に入力端子３のレベルを“Ｌ”電位又は“
Ｈ”電位に変えることにより、内部状態を■と■との間
及び■と■との間で相互に切り換えることが可能である
。
ト信号出力及びそのインバータ出力を用いる場合につい
て説明したが、必ずしもこれらの信号を用いる必要はな
く、これらと同様な信号を入力端子３に入力することに
より実現できることはもちろんである。また端子４は、
入力端子３の単なるインバータ出力端子であるから、リ
セット解除後に入力端子３のレベルを“Ｌ”電位又は“
Ｈ”電位に変えることにより、内部状態を■と■との間
及び■と■との間で相互に切り換えることが可能である
。
以上のように、この発明によれば、半導体集積回路素子
の入力回路装置において、外部入力端子の状態に當に追
随して変化するインバータの他に、リセット時の外部入
力端子の状態をサンプリングし、その状態を保持する回
路を設けたので、“Ｌ”電位と“Ｈ”電位の２つのレベ
ルにより４通りの内部状態を容易に選択できる効果があ
る。
の入力回路装置において、外部入力端子の状態に當に追
随して変化するインバータの他に、リセット時の外部入
力端子の状態をサンプリングし、その状態を保持する回
路を設けたので、“Ｌ”電位と“Ｈ”電位の２つのレベ
ルにより４通りの内部状態を容易に選択できる効果があ
る。
第１図は従来の入力回路装置を示す回路図、第２図はそ
の内部状態説明図、第３図は本発明の一実施例による半
導体集積回路素子の入力回路装置の回路図、第４図はそ
の内部状態説明図である。 １．６．７．１３・・・半導体集積回路内部のインパー
ク、１５・・・外付インバータ、３・・・外部入力端々 子、９，１０，１）．１２・・・外部端子、２，８・・
・トランスミッションゲート、４．５・・・端子、２０
・・・半導体集積回路、３０・・・リセット信号出力端
子、４０・・・Ｄフリップフロップ（保持回路）。
の内部状態説明図、第３図は本発明の一実施例による半
導体集積回路素子の入力回路装置の回路図、第４図はそ
の内部状態説明図である。 １．６．７．１３・・・半導体集積回路内部のインパー
ク、１５・・・外付インバータ、３・・・外部入力端々 子、９，１０，１）．１２・・・外部端子、２，８・・
・トランスミッションゲート、４．５・・・端子、２０
・・・半導体集積回路、３０・・・リセット信号出力端
子、４０・・・Ｄフリップフロップ（保持回路）。
Claims (1)
- （１）初期状態を決めるためのリセット信号を有する半
導体集積回路素子の入力回路装置において、リセット時
の外部入力端子の状態を保持する保持回路を備え、上記
外部入力端子の状態及び上記保持回路の出力状態により
上記半導体集積回路素子の内部状態を４通りに設定可能
としたことを特徴とする半導体集積回路素子の入力回路
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59140812A JPS6119231A (ja) | 1984-07-05 | 1984-07-05 | 半導体集積回路素子の入力回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59140812A JPS6119231A (ja) | 1984-07-05 | 1984-07-05 | 半導体集積回路素子の入力回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6119231A true JPS6119231A (ja) | 1986-01-28 |
Family
ID=15277309
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59140812A Pending JPS6119231A (ja) | 1984-07-05 | 1984-07-05 | 半導体集積回路素子の入力回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6119231A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103920387A (zh) * | 2014-04-03 | 2014-07-16 | 江西振大机械制造科技有限公司 | 一种隧道窑脱硫塔 |
-
1984
- 1984-07-05 JP JP59140812A patent/JPS6119231A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103920387A (zh) * | 2014-04-03 | 2014-07-16 | 江西振大机械制造科技有限公司 | 一种隧道窑脱硫塔 |
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