JPS61195056U - - Google Patents
Info
- Publication number
- JPS61195056U JPS61195056U JP7820485U JP7820485U JPS61195056U JP S61195056 U JPS61195056 U JP S61195056U JP 7820485 U JP7820485 U JP 7820485U JP 7820485 U JP7820485 U JP 7820485U JP S61195056 U JPS61195056 U JP S61195056U
- Authority
- JP
- Japan
- Prior art keywords
- terminal parts
- pin
- mounting
- semiconductor chip
- base
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Wire Bonding (AREA)
Description
第１図Ａはこの考案の半導体チツプキヤリアの
平面的パターンを概略的に示す平面図、第１図Ｂ
は第１図ＡのＸ―Ｘ線上の断面図及び半導体チツ
プを実装した線図、第２図、第３図及び第４図は
この考案の半導体チツプキヤリアの第二、第三及
び第四実施例を示す概略的平面図、第５図Ａ〜Ｃ
は従来の半導体チツプのテープ自動化ボンデイン
グ説明するための工程図、第６図は従来の半導体
チツプキヤリアの平面的パターンを概略的に示す
平面図である。 １ａ……ベース（フイルム部分）、３……チツ
プ接続端子部、４……実装端子部、５……微細配
線部、６……半導体チツプキヤリア、８……半導
体チツプ、１０……半導体チツプ搭載領域、１１
……結合部。
平面的パターンを概略的に示す平面図、第１図Ｂ
は第１図ＡのＸ―Ｘ線上の断面図及び半導体チツ
プを実装した線図、第２図、第３図及び第４図は
この考案の半導体チツプキヤリアの第二、第三及
び第四実施例を示す概略的平面図、第５図Ａ〜Ｃ
は従来の半導体チツプのテープ自動化ボンデイン
グ説明するための工程図、第６図は従来の半導体
チツプキヤリアの平面的パターンを概略的に示す
平面図である。 １ａ……ベース（フイルム部分）、３……チツ
プ接続端子部、４……実装端子部、５……微細配
線部、６……半導体チツプキヤリア、８……半導
体チツプ、１０……半導体チツプ搭載領域、１１
……結合部。
Claims (1)
- 【実用新案登録請求の範囲】 フイルム状ベースと、該ベースの表面上に配列
して設けられピン状接続端子部及び実装端子部か
らなる多数の微細配線部と、これらピン状接続端
子部に半導体チツプをボンデイングしてこれを搭
載する搭載領域とを具える半導体チツプキヤリア
において、 少なくとも二つ以上のピン状接続端子部間をチ
ツプ搭載領域で一体に結合する結合部を具えるこ
とを特徴とする半導体チツプキヤリア。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7820485U JPS61195056U (ja) | 1985-05-25 | 1985-05-25 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7820485U JPS61195056U (ja) | 1985-05-25 | 1985-05-25 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61195056U true JPS61195056U (ja) | 1986-12-04 |
Family
ID=30621974
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7820485U Pending JPS61195056U (ja) | 1985-05-25 | 1985-05-25 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61195056U (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53139976A (en) * | 1977-05-13 | 1978-12-06 | Seiko Epson Corp | Packaging method of semiconductor chips |
| JPS601838A (ja) * | 1983-06-17 | 1985-01-08 | Matsushita Electric Ind Co Ltd | 半導体装置 |
-
1985
- 1985-05-25 JP JP7820485U patent/JPS61195056U/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53139976A (en) * | 1977-05-13 | 1978-12-06 | Seiko Epson Corp | Packaging method of semiconductor chips |
| JPS601838A (ja) * | 1983-06-17 | 1985-01-08 | Matsushita Electric Ind Co Ltd | 半導体装置 |