JPH0574863B2 - - Google Patents
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- Publication number
- JPH0574863B2 JPH0574863B2 JP3797485A JP3797485A JPH0574863B2 JP H0574863 B2 JPH0574863 B2 JP H0574863B2 JP 3797485 A JP3797485 A JP 3797485A JP 3797485 A JP3797485 A JP 3797485A JP H0574863 B2 JPH0574863 B2 JP H0574863B2
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、上位装置からパスを通じて発行され
た入出力装置に対する入出力命令に対応する実行
完了状態未報告を、待ち時間の長いパスから優先
処理する入出力制御装置に関する。
た入出力装置に対する入出力命令に対応する実行
完了状態未報告を、待ち時間の長いパスから優先
処理する入出力制御装置に関する。
情報処理システムの利用方法が高度化・複雑化
するに伴い、システム制御の処理効率・稼働効率
がより厳しく追求されるようになつた。
するに伴い、システム制御の処理効率・稼働効率
がより厳しく追求されるようになつた。
例えば、入出力装置（例えば、磁気テープ装置
等の記憶装置等）の制御を複数（例えば、４又は
６装置）の中央処理装置（以下CPUと称する）
から制御するようなシステム構成が実用化されて
いるが、このようなシステム構成の場合、システ
ム制御がより高度化・複雑化するため、より厳し
くシステム制御の処理効率・稼働効率が追求され
ることになる。
等の記憶装置等）の制御を複数（例えば、４又は
６装置）の中央処理装置（以下CPUと称する）
から制御するようなシステム構成が実用化されて
いるが、このようなシステム構成の場合、システ
ム制御がより高度化・複雑化するため、より厳し
くシステム制御の処理効率・稼働効率が追求され
ることになる。
一般に、入出力装置（以下IODと称する）は入
出力制御装置（以下IOCと称する）の配下に複数
台接続されている。又、IOCにはCPUとの制御信
号やデータの遣り取りをするCPU対応のパスを
有しており、IODに対する制御命令及び制御命令
に対する命令完了報告（最終ステイタス報告とも
言う）はこのパスを通じて行われ。
出力制御装置（以下IOCと称する）の配下に複数
台接続されている。又、IOCにはCPUとの制御信
号やデータの遣り取りをするCPU対応のパスを
有しており、IODに対する制御命令及び制御命令
に対する命令完了報告（最終ステイタス報告とも
言う）はこのパスを通じて行われ。
又、複数のCPUからの命令は非同期に発行さ
れるため、この複数の命令をIOCが制御してIOD
に実行させることになる。例えば、複数のIODに
対する入出力命令が複数のパスから発行される
と、各IODは命令を受けたパスを通じて実行命令
完了報告、即ち最終ステイタス報告を行うが、こ
のシステムをより効率的に運用処理するためには
かかる最終ステイタス報告を効率的に制御するこ
とが必要となる。
れるため、この複数の命令をIOCが制御してIOD
に実行させることになる。例えば、複数のIODに
対する入出力命令が複数のパスから発行される
と、各IODは命令を受けたパスを通じて実行命令
完了報告、即ち最終ステイタス報告を行うが、こ
のシステムをより効率的に運用処理するためには
かかる最終ステイタス報告を効率的に制御するこ
とが必要となる。
第２図は入力出力制御システム図を示す。
第２図に示すシステムはIOC１配下のIOD３
（０）〜IOD３（ｎ）を４つのCPU２（０）〜
CPU２（３）からのパス０〜パス３を通じて制
御されるものである。
（０）〜IOD３（ｎ）を４つのCPU２（０）〜
CPU２（３）からのパス０〜パス３を通じて制
御されるものである。
例えば、パス０を通じてCPU２（０）から
IOD３（０）に対して入出力命令が発行されたと
する。尚、ここで言う入出力命令とは切離しコマ
ンドを意味する。又、切離しコマンドとはIOD３
（０）〜IOD３（ｎ）からの割込みでIOC１が最
終ステイタスをパス０〜パス３を通じて報告する
ようなコマンドであり、例えばリワインド動作等
がこのコマンドの対象となる。
IOD３（０）に対して入出力命令が発行されたと
する。尚、ここで言う入出力命令とは切離しコマ
ンドを意味する。又、切離しコマンドとはIOD３
（０）〜IOD３（ｎ）からの割込みでIOC１が最
終ステイタスをパス０〜パス３を通じて報告する
ようなコマンドであり、例えばリワインド動作等
がこのコマンドの対象となる。
CPU２（０）は入出力命令が発行されてから
最終ステイタスが報告されるまでの時間をパス０
〜３単位にソフトウエアにより監視する。又、
IOC１は他のパス１〜３からも同様な入出力命令
や書込み・読取り命令等を受付け、その命令に応
じた制御を行う。
最終ステイタスが報告されるまでの時間をパス０
〜３単位にソフトウエアにより監視する。又、
IOC１は他のパス１〜３からも同様な入出力命令
や書込み・読取り命令等を受付け、その命令に応
じた制御を行う。
一方、CPU２（０）〜CPU２（３）から発行
される命令には緊急度により処理優先があり、例
えば命令が発行されると即時に処理するもの等各
種の命令があり、入出力命令（切離しコマンド）
に対する最終ステイタス報告は下位の優先度に属
するものである。
される命令には緊急度により処理優先があり、例
えば命令が発行されると即時に処理するもの等各
種の命令があり、入出力命令（切離しコマンド）
に対する最終ステイタス報告は下位の優先度に属
するものである。
従つて、例えばIOC１内の制御部４の制御によ
り優先度の高い他の命令を処理し、最終ステイタ
ス報告を行う内に状況によつてはタイムアウトと
なり、最終ステイタス報告が出来なくなりIOC１
で障害と認識されるものが発生する。
り優先度の高い他の命令を処理し、最終ステイタ
ス報告を行う内に状況によつてはタイムアウトと
なり、最終ステイタス報告が出来なくなりIOC１
で障害と認識されるものが発生する。
特に、最終ステイタス報告は任意に処理される
ために、入出力命令（切離しコマンド）に対する
最終ステイタス未報告の経過時間の長いパス０〜
３が先に処理されるとは限らず、従つて長い時間
待たされているパス０〜３がいつまでも待たさ
れ、最終的にはタイムアウトとなり打ち切られる
可能性があると言う問題点がある。
ために、入出力命令（切離しコマンド）に対する
最終ステイタス未報告の経過時間の長いパス０〜
３が先に処理されるとは限らず、従つて長い時間
待たされているパス０〜３がいつまでも待たさ
れ、最終的にはタイムアウトとなり打ち切られる
可能性があると言う問題点がある。
本考案は、上記問題点を解消した新規な入出力
制御装置を実現することを目的とするものであ
り、該問題点は、入出力装置に入出力命令を指示
した場合に、当該入出力装置と該入出力命令を受
取つた該パスを示す情報を、該指示の時刻順に記
憶する記憶手段を設け、該入出力命令に対する実
行完了状態を報告する場合に、該記憶手段に記憶
している時刻順に前記実行完了状態を割込み報告
する本発明による入出力制御装置により解決され
る。
制御装置を実現することを目的とするものであ
り、該問題点は、入出力装置に入出力命令を指示
した場合に、当該入出力装置と該入出力命令を受
取つた該パスを示す情報を、該指示の時刻順に記
憶する記憶手段を設け、該入出力命令に対する実
行完了状態を報告する場合に、該記憶手段に記憶
している時刻順に前記実行完了状態を割込み報告
する本発明による入出力制御装置により解決され
る。
〔作用〕
即ち、各パスに対する入出力命令を指示した時
刻順を各パス別に識別できるように、当該入出力
命令に対する最終ステイタス未報告を有するパス
間で一番長く待たされているパスより順次優先順
位を付け、前記優先順位に基づき最終ステイタス
を報告するように制御して、待ち時間の長いパス
がタイムアウトにかかることを防止するようにし
た。
刻順を各パス別に識別できるように、当該入出力
命令に対する最終ステイタス未報告を有するパス
間で一番長く待たされているパスより順次優先順
位を付け、前記優先順位に基づき最終ステイタス
を報告するように制御して、待ち時間の長いパス
がタイムアウトにかかることを防止するようにし
た。
以下本発明の要旨を第１図に示す実施例により
具体的に説明する。
具体的に説明する。
第１図は本発明に係る入出力制御装置の一実施
例のブロツク図を示す。尚、全図を通じて同一符
号は同一対象物を示す。
例のブロツク図を示す。尚、全図を通じて同一符
号は同一対象物を示す。
次に本実施例の動作を説明する。尚、本実施例
は第２図で示すような４つのパス０〜３を有する
サブシステムを構成しているものとする。
は第２図で示すような４つのパス０〜３を有する
サブシステムを構成しているものとする。
IOC１が各パス０〜３を通じて入出力命令（切
離しコマンド）を受けた時、その時のパス０〜３
の番号とIOD３（０）〜３（ｎ）の機番（例え
ば、＃０〜＃Ｎ）とをマルチプレクサ８（以下
MPX８と称する）から出力するアドレスで、指
定する記憶回路（RAM）５のアドレスへ順次書
込み、記憶して行く。
離しコマンド）を受けた時、その時のパス０〜３
の番号とIOD３（０）〜３（ｎ）の機番（例え
ば、＃０〜＃Ｎ）とをマルチプレクサ８（以下
MPX８と称する）から出力するアドレスで、指
定する記憶回路（RAM）５のアドレスへ順次書
込み、記憶して行く。
MPX８は通常書込みカウンタ７からの出力を
記憶回路５への書込みアドレスとして順次出力
し、IOC１がアイドリング状態、即ち実際の制御
処理をしてない状態で、次の制御処理動作待ちの
期間に出力するアイドル信号IDLを受けると、そ
の出力を読出しカウンタ６側に切り換える。
記憶回路５への書込みアドレスとして順次出力
し、IOC１がアイドリング状態、即ち実際の制御
処理をしてない状態で、次の制御処理動作待ちの
期間に出力するアイドル信号IDLを受けると、そ
の出力を読出しカウンタ６側に切り換える。
即ち、次の制御処理動作待ちの期間（この期間
が最終ステイタス報告可能な期間となる）になる
と読出しカウンタ６の指定する記憶回路５のアド
レス上の書込みデータ（パス０〜３の番号とIOD
３（０）〜３（ｎ）の機番）を順次読出す。又、
IOC１内の制御部４は記憶回路（RAM）５から
読出された順位に従つて最終ステイタス報告のた
めの割込み制御を行う。
が最終ステイタス報告可能な期間となる）になる
と読出しカウンタ６の指定する記憶回路５のアド
レス上の書込みデータ（パス０〜３の番号とIOD
３（０）〜３（ｎ）の機番）を順次読出す。又、
IOC１内の制御部４は記憶回路（RAM）５から
読出された順位に従つて最終ステイタス報告のた
めの割込み制御を行う。
例えば、パス０のIOD３（０）を最初に読出せ
ば記憶回路（RAM）５の出力側のパス０を
“１”、パス１〜３の出力側を“０”とし、その時
のパス０〜３の優先順位を指定すると共に、IOD
機番を＃０と読出すことによりIOD３（０）から
パス０を通じての最終ステイタス報告が最優先で
処理され、又CPU２（０）もパス０から優先し
て最終ステイタス報告割込みがあることを認識す
る。
ば記憶回路（RAM）５の出力側のパス０を
“１”、パス１〜３の出力側を“０”とし、その時
のパス０〜３の優先順位を指定すると共に、IOD
機番を＃０と読出すことによりIOD３（０）から
パス０を通じての最終ステイタス報告が最優先で
処理され、又CPU２（０）もパス０から優先し
て最終ステイタス報告割込みがあることを認識す
る。
このように読出しカウンタ６で指定するアドレ
スの順序が最終ステイタス報告の優先順位とな
り、順次最終ステイタス報告がなされ、書込みカ
ウンタ７のカウンタ値と読出しカウンタ６のカウ
ンタ値とを比較回路９で比較して一致すれば、比
較回路９から所定信号を制御部４に出力し、最終
ステイタス報告を完了とする。
スの順序が最終ステイタス報告の優先順位とな
り、順次最終ステイタス報告がなされ、書込みカ
ウンタ７のカウンタ値と読出しカウンタ６のカウ
ンタ値とを比較回路９で比較して一致すれば、比
較回路９から所定信号を制御部４に出力し、最終
ステイタス報告を完了とする。
又、比較回路９から出力された所定信号は書込
みカウンタ７と読出しカウンタ６とに送出され、
それぞれのカウンタ値をリセツトする。
みカウンタ７と読出しカウンタ６とに送出され、
それぞれのカウンタ値をリセツトする。
以上のような本発明によれば、最終ステイタス
報告待ちの長いパスからの割込みを優先処理する
ことにより、待ち時間の長い最終ステイタス未報
告が中央処理装置のソフトウエアのタイムアウト
にかかることを防止することが出来ると言う効果
がある。
報告待ちの長いパスからの割込みを優先処理する
ことにより、待ち時間の長い最終ステイタス未報
告が中央処理装置のソフトウエアのタイムアウト
にかかることを防止することが出来ると言う効果
がある。
第１図は本発明に係る入出力制御装置の一実施
例のブロツク図、第２図は入出力制御システム
図、をそれぞれ示す。 図において、１はIOC、２（０）〜２（３）は
CPU、３（０）〜３（ｎ）はIOD、４は制御部、
５は記憶回路、６は読出しカウンタ、７は書込み
カウンタ、８はMPX、９は比較回路、をそれぞ
れ示す。
例のブロツク図、第２図は入出力制御システム
図、をそれぞれ示す。 図において、１はIOC、２（０）〜２（３）は
CPU、３（０）〜３（ｎ）はIOD、４は制御部、
５は記憶回路、６は読出しカウンタ、７は書込み
カウンタ、８はMPX、９は比較回路、をそれぞ
れ示す。
Claims (1)
- 【特許請求の範囲】 １ 複数の上位装置からの信号の遣り取りを行う
複数のパスを有し、前記複数の上位装置からの入
出力命令等を該パスを通じて受取り、接続されて
いる複数の入出力装置を制御し、該入出力装置の
該入出力命令に対する実行完了状態の報告を該上
位装置へ割込みによつて報告する装置において、 該入出力装置に該入出力命令を指示した場合
に、当該入出力装置と該入出力命令を受取つた該
パスを示す情報を、該指示の時刻順に記憶する記
憶手段を設け、 該入出力命令に対する実行完了状態を報告する
場合に、該記憶手段に記憶している時刻順に、前
記実行完了状態を割込み報告することを特徴とす
る入出力制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3797485A JPS61196348A (ja) | 1985-02-27 | 1985-02-27 | 入出力制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3797485A JPS61196348A (ja) | 1985-02-27 | 1985-02-27 | 入出力制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61196348A JPS61196348A (ja) | 1986-08-30 |
| JPH0574863B2 true JPH0574863B2 (ja) | 1993-10-19 |
Family
ID=12512536
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3797485A Granted JPS61196348A (ja) | 1985-02-27 | 1985-02-27 | 入出力制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61196348A (ja) |
-
1985
- 1985-02-27 JP JP3797485A patent/JPS61196348A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61196348A (ja) | 1986-08-30 |
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