JPS61196352A - デ−タ転送制御装置 - Google Patents

デ−タ転送制御装置

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Publication number
JPS61196352A
JPS61196352A JP3787585A JP3787585A JPS61196352A JP S61196352 A JPS61196352 A JP S61196352A JP 3787585 A JP3787585 A JP 3787585A JP 3787585 A JP3787585 A JP 3787585A JP S61196352 A JPS61196352 A JP S61196352A
Authority
JP
Japan
Prior art keywords
data
bus
cpu
serial buffer
external device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP3787585A
Other languages
English (en)
Inventor
Akihiro Sugita
杉田　明広
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP3787585A priority Critical patent/JPS61196352A/ja
Publication of JPS61196352A publication Critical patent/JPS61196352A/ja
Pending legal-status Critical Current

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Classifications

    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal

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  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Bus Control (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はコンピータにおけるメモリ・バスを効率的に利
用するデータ転送制御装置に関する。
（従来の技術） 従来、マイクロプロセッサ等のＣＰＵとＤＭＡ等のデー
タ転送回路が非同期に同一のメモリ・バスを使用する場
合、このバスの競合を防ぐために一方のバス使用が終了
するまで他方のバス使用を待たせなければならない。し
かし、外部装置の処理速度の関係からデータ転送側とＣ
ＰＵ側とが頻繁にバスの制御権を取シ合うと、このバス
制御権の交替に要する時間が多くなりバスの利用効率が
悪くなるという欠点があった。
（発明の目的） 本発明の目的は、このような欠点を除き、シリアル・バ
ッファ（ＦＩＦＯ）ｅ追加して外部装置の処理と非同期
にメモリのデータ全一括して出力することにより、より
効率的にメモリ・バスを利用できるようにしたデータ転
送制御装置を提供することにある。
（発明の構成） 本発明の構成は、メモリとＣＰＵとを含むコンピュータ
に付加されバスを介して外部装置との間のデータ転送を
行うデータ転送回路を有するデ−夕転送制御装置におい
て、前記データ転送回路にデータを順次入出力するシリ
アル・バッファを付加して、前記外部装置の処理とは非
同期にバスのデータを一括して転送することにより、バ
ス利用を効率化したことを特徴とする。
（実施列〕 次に本発明を図面により詳細に説明する。
第１図は本発明の一実施例を含むブロック図である。本
実施例のデータ転送装置は、転送データを一時保存する
バッファ部１１と、Ｉ）ＭＡを制御するＤＭＡ制御部１
５とにより構成され、ＣＰＵＩとメモＩＪ　１０とにメ
モリバス２（ｌ介して接続される。このバッファ部１１
は、転送データ′ｆｒ：ＦＩＦ。
（先入れ先出し回路）により保存するシリアル・バッフ
ァ部１２と、このシリアル・バッファ部１２内のデータ
量を管理する制御部１３と、外部装置とのデータ転送制
御を行う外部制御部１４とのハードウェアロジックによ
り構成される。
第２図は第１図の動作タイミングを示す波形図である。
ＣＰＵＩ側とＤＭＡ側と交互に「１」となる時間にバス
利用が＝’ｌ能となるが、これらの切替時間にはそれぞ
れパス無効時間五Ｔが設けられている。
ＣＰＵ１あるいはメモＩＪ　１０から転送データが入力
されると、このデータはシリアル・バッファ部１２に保
持され、外部制御部１４により外部装置の状態を判断し
て適宜出力される。この転送データは外部装置への出力
とは非同期にシリアル・バッファｓ１２に転送され、こ
のシリアル・バッファ部１２の容量が一杯になると制御
部１３よシ信号が発生しＤＭＡ制御部１５に送られデー
タ転送が停止し、バスの制御権がＣＰＵへ移動する。
ＣＰＵ　１がメモリ・バス２０を使用している間に、外
部制御部１４はシリアル・バッファ部１２からデータを
外部装置に出力し、シリアル・バッファ部１２の保存デ
ータが少なくなると制御部１３より信号が発生し、ＤＭ
Ａ制御部１５に送られデータ転送が再開されバスの制御
権はＤＭＡへ移る。
（発明の効果） 以上説明した様に、本発明によれば、ＤＭＡにおいて外
部装置の処理とは非同期にある程度の転送データを一括
してシリアル番バッファに保持し、ＣＰＵとＤＭＡのバ
ス制御権の交替を少なくできるので、メモリ・バスを効
率的に使用することが出来る。
【図面の簡単な説明】
第１図は本発明の一実施例のブロック図、第２図は第１
図のメモリ・バスの制御権交替を示すタイミング図であ
る。図において １・・・・・・ＣＰＵ１１０・・・・・・メモリ、２０
・・・・・・メモリバス、１１・・・・・・バッファ部
、１２・・・・・・シリアル・バッファ部、１３・・・
・・・制御部、１４・・・・・・外部制御部、１５・・
・・・・ＤＭＡ制御部、である。 第１図 第２図 ハ゛ス無効時ル１

Claims (1)

    【特許請求の範囲】
  1. メモリとＣＰＵとを含むコンピュータに付加されバスを
    介して外部装置とのデータ転送を行うデータ転送回路を
    有するデータ転送制御装置において、前記データ転送回
    路に前記バスのデータを順次入出力するシリアル・バッ
    ファを付加することにより、前記ＣＰＵと前記データ転
    送回路とのバス利用を効率化したことを特徴とするデー
    タ転送制御装置。
JP3787585A 1985-02-27 1985-02-27 デ−タ転送制御装置 Pending JPS61196352A (ja)

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JP3787585A JPS61196352A (ja) 1985-02-27 1985-02-27 デ−タ転送制御装置

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JPS61196352A true JPS61196352A (ja) 1986-08-30

Family

ID=12509704

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JP3787585A Pending JPS61196352A (ja) 1985-02-27 1985-02-27 デ−タ転送制御装置

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0337543U (ja) * 1989-08-25 1991-04-11

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0337543U (ja) * 1989-08-25 1991-04-11

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