JPS61199655A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS61199655A JPS61199655A JP60040486A JP4048685A JPS61199655A JP S61199655 A JPS61199655 A JP S61199655A JP 60040486 A JP60040486 A JP 60040486A JP 4048685 A JP4048685 A JP 4048685A JP S61199655 A JPS61199655 A JP S61199655A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- drain
- source
- electrode pad
- mos transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/10—Integrated device layouts
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/006—Identification
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特に読み出し専用記憶半導
体装置（以下、ＲＯＭという。）や論理半導体装置（以
下、ゲートアレイという。）等の半導体装置に関する。
体装置（以下、ＲＯＭという。）や論理半導体装置（以
下、ゲートアレイという。）等の半導体装置に関する。
従来、ＲＯＭやゲートアレイ＃ｉ製造工程中で、それぞ
れ記憶内容や論理内容をいろいろ変えて製造され、それ
ぞれの記憶内容や論理内容に１対ｌ対応してコード番号
と呼ばれる番号が付けられていた。
れ記憶内容や論理内容をいろいろ変えて製造され、それ
ぞれの記憶内容や論理内容に１対ｌ対応してコード番号
と呼ばれる番号が付けられていた。
一方、これらＲＯＭやゲートｌアレイの検査はコード番
号とｌ対ｌ対応した検査パターンを検査装置にヂ読み出
して検査していた。この為、コード番号を検査前に識別
する必要があり、従来は人かコード番号を読み取るか、
専用に用意されたチェックパターンをチェ、りしてコー
ド番号を識別していた。
号とｌ対ｌ対応した検査パターンを検査装置にヂ読み出
して検査していた。この為、コード番号を検査前に識別
する必要があり、従来は人かコード番号を読み取るか、
専用に用意されたチェックパターンをチェ、りしてコー
ド番号を識別していた。
ところが、人がコード番号を読み取る場合は、番号の読
み間違いや、番号を読み取る工数がかかるという問題が
あり、専用のチェックパターンをチェックしてコード番
号を読み取る場合は、専用のチェックパターンを作るチ
ップ面積が必要となり、半導体装置のチップ寸法の増大
を招くとともに、チェ、クパターンをチェ、りする為の
機構を検査装置に設けなければならず、検査装置のコス
トも増大させるという問題があった。
み間違いや、番号を読み取る工数がかかるという問題が
あり、専用のチェックパターンをチェックしてコード番
号を読み取る場合は、専用のチェックパターンを作るチ
ップ面積が必要となり、半導体装置のチップ寸法の増大
を招くとともに、チェ、クパターンをチェ、りする為の
機構を検査装置に設けなければならず、検査装置のコス
トも増大させるという問題があった。
従って、本発明の目的は、かかる人によるコード番号の
読み取りを無くし、かつ、新しく専用のチックパターン
を設ける為の半導体装置のチップ寸法の増加を少なくし
、かつ検査装置にチェックパターンをチェックする為の
機構を設けなくてもすむようにした半導体装置を提供す
ることにある。
読み取りを無くし、かつ、新しく専用のチックパターン
を設ける為の半導体装置のチップ寸法の増加を少なくし
、かつ検査装置にチェックパターンをチェックする為の
機構を設けなくてもすむようにした半導体装置を提供す
ることにある。
本発明の半導体装置は、ＲＯＭ−ｊたけゲート／ノアレ
イの内部機能部とは独立した電極パッドを設゛け、該電
極パッドをＭＯＳ型トランジスタのゲートと接続し、該
ＭＯＳ型トランジスタのソースあるいはドレインを半導
体基板と接続し、他方のソースあるいはドレインを前記
半導体装置の複数の電極パッドと並列に接続し、その接
続配線の一部が電気的に導通か不導通かいずれかの状態
に形成されることからなっている。
イの内部機能部とは独立した電極パッドを設゛け、該電
極パッドをＭＯＳ型トランジスタのゲートと接続し、該
ＭＯＳ型トランジスタのソースあるいはドレインを半導
体基板と接続し、他方のソースあるいはドレインを前記
半導体装置の複数の電極パッドと並列に接続し、その接
続配線の一部が電気的に導通か不導通かいずれかの状態
に形成されることからなっている。
１作 用〕
この為、検査装置で検査開始直前に、ＭＯＳ型トランジ
スタのゲートと接続している電極パッドに電圧を印加し
、ＭＯＳ型トランジスタを導通状態ＫＬ、半導体基板と
半導体装置の複数の電極パッドに、それぞれソース、ド
レインとしての電圧を印加し、その電流を測定し、ソー
スあるいはドレインと電極パッドの電気的導通をチェッ
クし、その導通か不導通かによってコード番号を知るこ
とができる。また、半導体装置の検査時には、ＭＯＳ型
トランジスタのケートには電圧を印加せずに非導通状態
にしておくことにより、検査時にコード番号チェック用
に使用した回路はすべて非導通状態になるので、コード
番号チェック用の回路の影響を無視できる。
スタのゲートと接続している電極パッドに電圧を印加し
、ＭＯＳ型トランジスタを導通状態ＫＬ、半導体基板と
半導体装置の複数の電極パッドに、それぞれソース、ド
レインとしての電圧を印加し、その電流を測定し、ソー
スあるいはドレインと電極パッドの電気的導通をチェッ
クし、その導通か不導通かによってコード番号を知るこ
とができる。また、半導体装置の検査時には、ＭＯＳ型
トランジスタのケートには電圧を印加せずに非導通状態
にしておくことにより、検査時にコード番号チェック用
に使用した回路はすべて非導通状態になるので、コード
番号チェック用の回路の影響を無視できる。
さらに、このように検査時に使用する電極パ。
ドをコードチェック用の電極パッドとして共用する為に
、新しくコードチェック用の電極パッドを設ける量が著
しく減少し、半導体装置のチップ寸法の増加を少なくす
ることができる。その上、電極パッドからの電気的チェ
ックでコード番号を知ることができる為、通常の検査装
置の機能をそのまま使用してコード番号を識別すること
ができる為、コード番号をチェックする為の機構を新し
く検査装置に追加しなくとも良くなる。
、新しくコードチェック用の電極パッドを設ける量が著
しく減少し、半導体装置のチップ寸法の増加を少なくす
ることができる。その上、電極パッドからの電気的チェ
ックでコード番号を知ることができる為、通常の検査装
置の機能をそのまま使用してコード番号を識別すること
ができる為、コード番号をチェックする為の機構を新し
く検査装置に追加しなくとも良くなる。
以下、図面を用いて本発明の実施例について説明する。
第１図は、本発明の一実施例の要部を示す模式的平面図
である。半導体装置１において、内部機能部２とは独立
した電極パッド３は、ＭＯＳ型トランジスタ４のゲート
と接続されている。そのＭＯＳ型トランジスタ４のソー
スは半導体基板と拡散層５を通して接続され、ドレイン
は半導体装置の複数の電極パッド６ａ〜６ｄと並列に接
続ちれる。その接続配線の一部７ａ〜７ｄが電気的に導
通か不導通かのいずれかの状態に形成される。
である。半導体装置１において、内部機能部２とは独立
した電極パッド３は、ＭＯＳ型トランジスタ４のゲート
と接続されている。そのＭＯＳ型トランジスタ４のソー
スは半導体基板と拡散層５を通して接続され、ドレイン
は半導体装置の複数の電極パッド６ａ〜６ｄと並列に接
続ちれる。その接続配線の一部７ａ〜７ｄが電気的に導
通か不導通かのいずれかの状態に形成される。
第２図（ａ）〜（Ｃ）は、前記導通、不導通の状態の形
成方法を説明するための説明図であり、第２図（ａ）社
、金属配線８が断線か否かで不導通、導通の状態を形成
する図、第２図（ｂ）は層間膜のスルーホール９で金属
配線８と拡散層１０を接続させるか否かで導通、不導通
の状態を形成する図、第２図（Ｃ）は拡散層１０の有無
で導通、不導通の状態を形成する図である。
成方法を説明するための説明図であり、第２図（ａ）社
、金属配線８が断線か否かで不導通、導通の状態を形成
する図、第２図（ｂ）は層間膜のスルーホール９で金属
配線８と拡散層１０を接続させるか否かで導通、不導通
の状態を形成する図、第２図（Ｃ）は拡散層１０の有無
で導通、不導通の状態を形成する図である。
１（、ＯＭまたはゲートアレイとしての半導体装置ラン
ジスタ４のソースを□ｖにする。複数の電極パッド６ａ
〜６ｄに電圧を印加すると配線の一部７ａ〜７ｄの電気
的導通か不導通の状態により、それぞれ電流が流れたり
、流れなかったりする。
ジスタ４のソースを□ｖにする。複数の電極パッド６ａ
〜６ｄに電圧を印加すると配線の一部７ａ〜７ｄの電気
的導通か不導通の状態により、それぞれ電流が流れたり
、流れなかったりする。
このｔ流が流れる状態を′１”、流れない状態を０＃と
すると、第２図（ａ） 、 （ｂ） 、 （Ｃ）はそれ
ぞれ”０１１０”、”０１０１”、−１０１０’と２進
数で表わすことができる。１０進数ではそれぞれ′６＃
″５” ′１０″′ を表わす＠このように、電気的導
通、不導通で数を表示し、これをコード番号と対応する
ようＫすれば、検査開始直前にコード番号を自動的に知
ることができる。また、コードチェ、り用には、１個の
余分のパッドを設けるだけでよく、半導体装置のチップ
寸法の増加を少なくできる。さらに、検査装置の機能を
そのまま使用してコード番号を識別できる為、新らたに
チェックパターンをチェックする為の機構を設けなくて
もすむ。
すると、第２図（ａ） 、 （ｂ） 、 （Ｃ）はそれ
ぞれ”０１１０”、”０１０１”、−１０１０’と２進
数で表わすことができる。１０進数ではそれぞれ′６＃
″５” ′１０″′ を表わす＠このように、電気的導
通、不導通で数を表示し、これをコード番号と対応する
ようＫすれば、検査開始直前にコード番号を自動的に知
ることができる。また、コードチェ、り用には、１個の
余分のパッドを設けるだけでよく、半導体装置のチップ
寸法の増加を少なくできる。さらに、検査装置の機能を
そのまま使用してコード番号を識別できる為、新らたに
チェックパターンをチェックする為の機構を設けなくて
もすむ。
以上のように、通常の検査時に使用する電極パッドを共
用し、検査開始直前にコードチェックバとにより、コー
ドチェックパターン部が検査に影替を与えないようにで
きる。
用し、検査開始直前にコードチェックバとにより、コー
ドチェックパターン部が検査に影替を与えないようにで
きる。
なお、上記実施例においては、複数の電極バットとして
４個の場合を取り上けたけれども、本発明はこれに限定
される事なく一般に複数の電極バ、ドに対して適応され
る。
４個の場合を取り上けたけれども、本発明はこれに限定
される事なく一般に複数の電極バ、ドに対して適応され
る。
以上、詳細説明したとおり、本発明によれば、上記手段
により、八によるコード番号の読み取りを無くシ、かつ
、新しく専用のチェ、クパターンを設ける為の半導体装
置のチップ寸法の増加を少くシ、さらに検査装置にチェ
ックパターンをチェックする為の機構を設けなくてもす
むようにした半導体装置が得られる。
により、八によるコード番号の読み取りを無くシ、かつ
、新しく専用のチェ、クパターンを設ける為の半導体装
置のチップ寸法の増加を少くシ、さらに検査装置にチェ
ックパターンをチェックする為の機構を設けなくてもす
むようにした半導体装置が得られる。
第１図は本発明の一実施例の要部を示す模式的平面図、
第２図（ａ） 、 （ｂ） 、 （Ｃ）はその配を部で
電気的に導通、不導通を形成する方法の説明図である。 ７ａ〜７ｄ・・・・・・配線の一部、８・・・・・・金
属配線、９°°゛°°°スルーホール、１０・・・・・
・拡散層。 ／生 代理人 弁理士 内 原 Ｈｌ １゜＼１、 （久） Ｃｂ）
第２図（ａ） 、 （ｂ） 、 （Ｃ）はその配を部で
電気的に導通、不導通を形成する方法の説明図である。 ７ａ〜７ｄ・・・・・・配線の一部、８・・・・・・金
属配線、９°°゛°°°スルーホール、１０・・・・・
・拡散層。 ／生 代理人 弁理士 内 原 Ｈｌ １゜＼１、 （久） Ｃｂ）
Claims (4)
- （１）半導体装置において、内部機能部とは独立した電
極パッドを設け、該電極パッドをＭＯＳ型トランジスタ
のゲートと接続し、該ＭＯＳ型トランジスタのソースあ
るいはドレインを半導体基板と接続し、他方のソースあ
るいはドレインを前記半導体装置の複数の電極パッドと
並列に接続し、その接続配線の一部が電気的に導通か不
導通かいずれかの状態に形成されていることを特徴とす
る半導体装置。 - （２）電極パッドとソースあるいはドレインの接続配線
の一部が金属配線の断線か否かで電気的導通の有無の状
態が形成されていることからなる特許請求の範囲第（１
）項記載の半導体装置。 - （３）電極パッドとソースあるいはドレインの接続配線
の一部が層間膜のスルーホールの開口の有無で電気的導
通の有無の状態が形成されていることからなる特許請求
の範囲第（１）項記載の半導体装置。 - （４）電極パッドとソースあるいはドレインの接続配線
の一部が拡散層配線の有無で電気的導通の有無の状態が
形成されていることからなる特許請求の範囲第（１）項
記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60040486A JPS61199655A (ja) | 1985-03-01 | 1985-03-01 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60040486A JPS61199655A (ja) | 1985-03-01 | 1985-03-01 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61199655A true JPS61199655A (ja) | 1986-09-04 |
Family
ID=12581921
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60040486A Pending JPS61199655A (ja) | 1985-03-01 | 1985-03-01 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61199655A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9159654B2 (en) | 2011-09-01 | 2015-10-13 | Mitsubishi Electric Corporation | Semiconductor device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5772362A (en) * | 1980-10-23 | 1982-05-06 | Nec Corp | Semiconductor device |
| JPS583256A (ja) * | 1981-06-30 | 1983-01-10 | Fujitsu Ltd | Ｌｓｉチツプ |
-
1985
- 1985-03-01 JP JP60040486A patent/JPS61199655A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5772362A (en) * | 1980-10-23 | 1982-05-06 | Nec Corp | Semiconductor device |
| JPS583256A (ja) * | 1981-06-30 | 1983-01-10 | Fujitsu Ltd | Ｌｓｉチツプ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9159654B2 (en) | 2011-09-01 | 2015-10-13 | Mitsubishi Electric Corporation | Semiconductor device |
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