JPS583256A - Ｌｓｉチツプ - Google Patents

Ｌｓｉチツプ

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Publication number
JPS583256A
JPS583256A JP56101902A JP10190281A JPS583256A JP S583256 A JPS583256 A JP S583256A JP 56101902 A JP56101902 A JP 56101902A JP 10190281 A JP10190281 A JP 10190281A JP S583256 A JPS583256 A JP S583256A
Authority
JP
Japan
Prior art keywords
identification code
chip
lsi chip
external terminal
present
Prior art date
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Pending
Application number
JP56101902A
Other languages
English (en)
Inventor
Kazuya Kobayashi
小林　和弥
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP56101902A priority Critical patent/JPS583256A/ja
Publication of JPS583256A publication Critical patent/JPS583256A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W46/00—Marks applied to devices, e.g. for alignment or identification
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W46/00—Marks applied to devices, e.g. for alignment or identification
    • H10W46/401—Marks applied to devices, e.g. for alignment or identification for identification or tracking
    • H10W46/403—Marks applied to devices, e.g. for alignment or identification for identification or tracking for non-wireless electrical read out
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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    • H10W46/601—Marks applied to devices, e.g. for alignment or identification for use after dicing

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  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は１．ＩＩチップに関する。従来、マスタ・スラ
イスＬＳＩなどは、その製造期間がフルカスタムＬ８Ｉ
に比較して短いため、論理紋針に広く使用されていａｏ
Ｌかしながら、その品柚数は逆にカスタムＬ８Ｉに比較
して多くなり、製造工程、試験工程の管理を抜雑化させ
ている。例えは、試験過程においても、その■０チクプ
の回路喬号によりてテスト・プログラムパターンが異な
り、それをそのＧＩＮ人手により指示することは時間を
無駄にするばかりか、誤操作を招きやすい・本発明は上
記間組点を解決し、試験工程の蕾埋勢を容易にすること
を目的とし、そしてそのため本発明によるＬ８Ｉチップ
はＩＯチップ内部に当該ＩＯの論理構造を示す識別コー
ドを固定パターンとして回路的に潜在してもうけるとと
もに、該曽在緻別コードを外部から絖出し可能とする手
段をそなえたことを特徴とする。すなわち本発明は、Ｌ
ＳＩチップ内部に回路を組立てるときに、その工０の論
理構造を示す識別コードをＲＯＭのように通常の配線パ
ターンプロセスにて潜在させ、試験時には、それを外部
からテスターにて自動的に絖取り、抜続するテストパタ
ー７の績械的処理等を可能にするようにしたものである
。
以下、本発明を図面により説明する。第１図は本発明に
よる第ｌの実施例のＬＳＩチップの構成を示す図であり
、図中ｌはＬＳＩチップ、２は縁側コードパターン、３
は識別コード出力用外部端子（Ｉ八、ＩＤ、　、ＩＤ、
）、４は一般信号用外部端子である。この給１図の実施
例は、識別コードパターン情報を直接、専用の外部端子
に出力する例である。
第２図は本発明による嬉２の実施例のＬＳＩチップの構
成を示す図であり、図中、１０はＬＳＩチップ、１１は
識別コードパターン、１２はデコーダ（ｎｈ、ｃ）、１
３はセレクタ（８ＥＬ）、１４は選択アドレス信号入力
用外部端子（５ＡＩ３１１４〜ＳＡりＤり、１５は選択
信号出力用外部端子（ＳＯＵＴ、　）である。
この第２囚の実施例は外部端子５ＯＵＴ、　Ｉｆ、に、
選択アドレス信号５ＡＤＤ、〜８ＡＤＤ、にょって指示
されたゲートの状態か出力されるようにしたものである
。例えは、選択アドレス（ＳＡＤＤ）−０（７）とき識
別コード情報Ｉ　Ｄ、’　１　’　、選択アドレス（Ｓ
ＡＤＤ）−１のとき魚別コード情報ＩＤ、％Ｉ１１選択
アドレス（８ＡＤＤ）−２のとき識別コード情報ＩＤ。
１０′かそれぞれ出力され、その他の選択アドレス（８
ＡＤＤ）−３〜７に対しては他の一般信号ゲートの出力
情報が出力されるよう制御が行なわれる。
嬉２図の実施例の場合は現在性なわれているＬＳＩテス
ト十法の１つであるアドレススキャンシステムの一槙と
して組込んだ例であり、もともとのスキャン系に必要と
！Ｊ−るＩ１０端子のるで処理でさ、識別コード用の特
別な端子は必豐としない。
第３図は本発明による第３の実施例のＬＳＩチップの構
成を示す図であり、図中、２０はＬＳＩチップ、２１は
識別コードパターン、２２はセレ２　フタ（ＳＥＬ）、
２３は識別コード出力用または一般信号入出力用外部端
子、２４は一般信号入出力外部端子、２５は識別コード
続出制御信号（ＩＤ〜ｋＬＥＡＤ）入力端子である。こ
の第３ｇ４の実施机は識別コード悄＠ｉを一般信号入出
力外部端子を使用し゛ＣＣ出出例であり、ｖｌえばＩＤ
−ＲＥＡＤか１１＃のとき識別コード悄＠（ＩＤ、　〜
ＩＤ、；″″１＃、１１１１０′）が続出され、ＩＤ−
ＲＥＡｌ）が１０ｇのとき一般佃号の入出力が行なわれ
るようにされる。
以上１明し１こように本発明によれば、ＬＳＩチップの
内部−塩構造を示す識別コードを同定パターンとして回
路的に柵柱してもうけるとともに、この識別コードを外
部から絖出し可能な構成としたので、試験工程の自動化
等が可能となり、その効果は極めて大きい。
【図面の簡単な説明】
第１図は本発明の第１の実施例の構成を示す図、第２図
は本発明の第２の実施例の構成を示す図、第３図は本発
明の第３の実施例の構成を示す図である。図中、ｌ、１
０．２０はＬＳＩチップ、２．１１゜２１は識別コード
パターンである。 耳１１２１ 躊３ｎ ＩＩＩ−１１４０

Claims (1)

    【特許請求の範囲】
  1. ■０チップ内部に当該ＩＯの論理構造を示す識別フード
    を固定パターンとして回路的に潜在してもうけるととも
    に、該潜在識別コードを外部から胱出し可能とする手段
    をそなえたことを特徴とするＬ８１チップ。
JP56101902A 1981-06-30 1981-06-30 Ｌｓｉチツプ Pending JPS583256A (ja)

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JP56101902A JPS583256A (ja) 1981-06-30 1981-06-30 Ｌｓｉチツプ

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JP56101902A JPS583256A (ja) 1981-06-30 1981-06-30 Ｌｓｉチツプ

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JPS583256A true JPS583256A (ja) 1983-01-10

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JP56101902A Pending JPS583256A (ja) 1981-06-30 1981-06-30 Ｌｓｉチツプ

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