JPS61201360A - デジタル信号演算装置 - Google Patents
デジタル信号演算装置Info
- Publication number
- JPS61201360A JPS61201360A JP4306485A JP4306485A JPS61201360A JP S61201360 A JPS61201360 A JP S61201360A JP 4306485 A JP4306485 A JP 4306485A JP 4306485 A JP4306485 A JP 4306485A JP S61201360 A JPS61201360 A JP S61201360A
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- Japan
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- memory
- data
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- 230000015654 memory Effects 0.000 claims abstract description 71
- 239000000872 buffer Substances 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 1
- 239000002966 varnish Substances 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、複数のマイクログロセ、サチップによりて構
成されたデジタル信号演算装置に関し。
成されたデジタル信号演算装置に関し。
％に２組のメモリ回路を有し外部入出刃側−と演算制御
を別々のマイクログロセ、サテ、グで並列に行うデジタ
ル信号演算装置に関する。
を別々のマイクログロセ、サテ、グで並列に行うデジタ
ル信号演算装置に関する。
（従来の技術）
＠２図に示すような基本的構成のデジタル信号演算装置
（以下、演算装置という）では演算部ｌ−１が外部との
入出力ｌ−３，アドレス転送路ｌ−５によるメモリｌ−
２のアドレス制御及び演算のすべてを行う為、外部入出
力あるいはメモリ制御を行っている間は演算を実行出来
ず高速化をはかる仁とがむずかしいという問題がある。
（以下、演算装置という）では演算部ｌ−１が外部との
入出力ｌ−３，アドレス転送路ｌ−５によるメモリｌ−
２のアドレス制御及び演算のすべてを行う為、外部入出
力あるいはメモリ制御を行っている間は演算を実行出来
ず高速化をはかる仁とがむずかしいという問題がある。
尚、１−４はデータ転送路である。
従来からも上記問題を解決するために、第３図に示すよ
うに外部入出力、メモリアドレス制御及び演算を別々の
マイクロプロセッサチップで並列に実行させ、全体の演
算速肚を向上させようとする構成の演算装置があった０
第３図において、２−１，２−２．２−３は各々外部入
出力、メモリアドレス制御、演算を行うマイクログロセ
ッサチ、グであり、２−４はメモリ回路である０また。
うに外部入出力、メモリアドレス制御及び演算を別々の
マイクロプロセッサチップで並列に実行させ、全体の演
算速肚を向上させようとする構成の演算装置があった０
第３図において、２−１，２−２．２−３は各々外部入
出力、メモリアドレス制御、演算を行うマイクログロセ
ッサチ、グであり、２−４はメモリ回路である０また。
２−５は外部入出力データ転送路、２−６はデータ転送
路ｓ ２−７はアドレス転送路である。
路ｓ ２−７はアドレス転送路である。
しかし、第３図の構成ではメモリが１組である為、外部
入出力データのメモリへの読み書きと、演算に用いるデ
ータのメモリへの読み書きは、同時に行うことが出来ず
、メモリへのデータの読み書きによって全体の演算速度
が制限されてしまう欠点があった０ そこで、第４図に示す従来の演算装置のように、２組の
メモＩＪ３−４．３−５を設け、切替回路３−６によっ
て演算の区切シ毎に切替えて使用すると、外部入出力と
演算を独立して実行可能となる。
入出力データのメモリへの読み書きと、演算に用いるデ
ータのメモリへの読み書きは、同時に行うことが出来ず
、メモリへのデータの読み書きによって全体の演算速度
が制限されてしまう欠点があった０ そこで、第４図に示す従来の演算装置のように、２組の
メモＩＪ３−４．３−５を設け、切替回路３−６によっ
て演算の区切シ毎に切替えて使用すると、外部入出力と
演算を独立して実行可能となる。
第４図において、外部入出力データ転送路３−７、アド
レス転送路３−８．データ転送路が外部入出力マイクロ
７゛ロセツサテツグ３−１に接続され、アドレス転送路
３−９がメモリアドレス制御マイクログロセ、サテ、グ
３−２に接続され、データ転送路が演算マイクロプロセ
ッサチップ３−３に接続され、アドレス転送路３−１２
．データ転送路３−１３がメモリ３−４に接続され、ア
ドレス転送路３−１４．データ転送路３−１０がメモリ
３−５に接続されている。切替回路３−６はアドレス転
送路３−１２をアドレス転送路３−８または３−９に接
続する切替スイ、テ、データ転送路３−１３をデータ転
送路３−１０または３−１１に接続する切替スイッチ、
アドレス転送路３−１４をアドレス転送路３−８または
３−９に接続する切替スイッチおよびデータ転送路３−
１５をデータ転送路３−１０または３−１１に接続する
切替スイッチからなる。
レス転送路３−８．データ転送路が外部入出力マイクロ
７゛ロセツサテツグ３−１に接続され、アドレス転送路
３−９がメモリアドレス制御マイクログロセ、サテ、グ
３−２に接続され、データ転送路が演算マイクロプロセ
ッサチップ３−３に接続され、アドレス転送路３−１２
．データ転送路３−１３がメモリ３−４に接続され、ア
ドレス転送路３−１４．データ転送路３−１０がメモリ
３−５に接続されている。切替回路３−６はアドレス転
送路３−１２をアドレス転送路３−８または３−９に接
続する切替スイ、テ、データ転送路３−１３をデータ転
送路３−１０または３−１１に接続する切替スイッチ、
アドレス転送路３−１４をアドレス転送路３−８または
３−９に接続する切替スイッチおよびデータ転送路３−
１５をデータ転送路３−１０または３−１１に接続する
切替スイッチからなる。
（発明が解決しようとする問題点）
第４図に示す従来の演算装置では、切替回路が複雑とな
り、さらに２つのメモリ３−４．３−５にまたがるデー
タを連続して演算に用いることが出来ないという問題が
生じてしまう０例えｄ％第５図に示すデータ４−１は第
４図のメモリ３−５内にあり、次の丈イクルのデータ４
−２は第４図のメモリ３−４内にあるとすると、；＝＝
ニス；第５図に示す範囲４−３のデータを用いて演算す
るとと祉出来ない０ 本発明は前記欠点を解決し、外部入出力と演算を独立に
実行可能として演算を高速化すると共に回路を複雑化せ
ずに２組のメモリ内の任意のデータを得ることができる
演算装置を提供するものである。
り、さらに２つのメモリ３−４．３−５にまたがるデー
タを連続して演算に用いることが出来ないという問題が
生じてしまう０例えｄ％第５図に示すデータ４−１は第
４図のメモリ３−５内にあり、次の丈イクルのデータ４
−２は第４図のメモリ３−４内にあるとすると、；＝＝
ニス；第５図に示す範囲４−３のデータを用いて演算す
るとと祉出来ない０ 本発明は前記欠点を解決し、外部入出力と演算を独立に
実行可能として演算を高速化すると共に回路を複雑化せ
ずに２組のメモリ内の任意のデータを得ることができる
演算装置を提供するものである。
（問題点を解決するための手段）
本発明のデジタル信号演算装置は、外部データの入出力
を匍１ ＠Ｉする外部入出力制御用プロセッサと演算を
行う演算用プロセッサと、メモリアドレス制御用プロセ
ッサと、第１および第２のメモリ回路と、前記外部入出
力制御用プロセッサと前記１のメモリ回路を接続する第
１のアドレス転送路および第１のデータ転送路と、前記
メモリアドレス制御用プロセッサと前記第２のメモリ回
路とを接続する第２のアドレス転送路と、前記演算用グ
ロセップと前記第２のメモリ回路を接続する第２のデー
タ転送路と、前記第１および第２のデータ転送路間に設
けられた第３のデータ転送路と、前記メモリアドレス制
御用プロセッサからの信号を受けて前記第３のデータ転
送路を制御する制御回路とを含んで構成される。
を匍１ ＠Ｉする外部入出力制御用プロセッサと演算を
行う演算用プロセッサと、メモリアドレス制御用プロセ
ッサと、第１および第２のメモリ回路と、前記外部入出
力制御用プロセッサと前記１のメモリ回路を接続する第
１のアドレス転送路および第１のデータ転送路と、前記
メモリアドレス制御用プロセッサと前記第２のメモリ回
路とを接続する第２のアドレス転送路と、前記演算用グ
ロセップと前記第２のメモリ回路を接続する第２のデー
タ転送路と、前記第１および第２のデータ転送路間に設
けられた第３のデータ転送路と、前記メモリアドレス制
御用プロセッサからの信号を受けて前記第３のデータ転
送路を制御する制御回路とを含んで構成される。
（実施例）
矢に本発明について図面を参照して説明する。
第１図に本発明の１実施例を示す。第１図において、５
−１．５−２．５−３は各々外部入出力。
−１．５−２．５−３は各々外部入出力。
メモリアドレス制御８１１．演算を行うマイクロプロセ
ッサチップであり、５−４．５−５は２組のメモリであ
る。５−８は外部との入出力データ転送路であシ、外部
入出力データは外部入出力マイクロプロセッサチップ５
−１によって、アドレス転送路５−９とデータ転送路５
−１Ｏによってメモリ５−４に読み書きされる。
ッサチップであり、５−４．５−５は２組のメモリであ
る。５−８は外部との入出力データ転送路であシ、外部
入出力データは外部入出力マイクロプロセッサチップ５
−１によって、アドレス転送路５−９とデータ転送路５
−１Ｏによってメモリ５−４に読み書きされる。
一万演算に用いるデータは、メモリアドレス制御マイク
ログロセ、サテ、プ５−２によってアドレス転送路５−
１１にメモリアドレスを出し、データ転送路５−１２の
データによってメモリ５−５の読み書きを行って演算マ
イクログロセ、サテップ５−３で演算を行う０このよう
に、外部入出力と演算はまったく独立して行うことが出
来るため演算の高速化が容易である０ データ転送路５−１０および５−１２の間には、データ
転送路５−１３から５−１０へデータを送るバッファお
よびスイッチを有するデータ転送路５−１３並びにブー
ルｈ送ｗ！！１５−１０から５−１３へデータを送るバ
ッファおよびスイッチを有するデータ転送路５−１４を
備えた切替回路５−６が設けられている０ メモリ５−４に記憶されたデータを演算に用いる場合は
、データ転送路５−１３を遮断、データ転送路５−１４
を接続として外部入出力マイクログロセ、サテッグ５−
１でメモリ５−４の読み出しアドレスを、またメモリア
ドレス制御マイクロソロセッサテップ５−２でメモリ５
−５の書キ込みアドレスを発生させる０このようにして
、メモリ５−４からメモリ５−５へデータを転送して演
算する。
ログロセ、サテ、プ５−２によってアドレス転送路５−
１１にメモリアドレスを出し、データ転送路５−１２の
データによってメモリ５−５の読み書きを行って演算マ
イクログロセ、サテップ５−３で演算を行う０このよう
に、外部入出力と演算はまったく独立して行うことが出
来るため演算の高速化が容易である０ データ転送路５−１０および５−１２の間には、データ
転送路５−１３から５−１０へデータを送るバッファお
よびスイッチを有するデータ転送路５−１３並びにブー
ルｈ送ｗ！！１５−１０から５−１３へデータを送るバ
ッファおよびスイッチを有するデータ転送路５−１４を
備えた切替回路５−６が設けられている０ メモリ５−４に記憶されたデータを演算に用いる場合は
、データ転送路５−１３を遮断、データ転送路５−１４
を接続として外部入出力マイクログロセ、サテッグ５−
１でメモリ５−４の読み出しアドレスを、またメモリア
ドレス制御マイクロソロセッサテップ５−２でメモリ５
−５の書キ込みアドレスを発生させる０このようにして
、メモリ５−４からメモリ５−５へデータを転送して演
算する。
次に、メモリ５−５に記憶されたデータを出力したい場
合は、転送路５−１４を遮断、転送路５−１３を接続と
して外部入出力マイクロプロセッサテッグ５−１でメモ
リ５−４の書き込みアドレス、メモリアドレス制−マイ
クロプロセッサテ。
合は、転送路５−１４を遮断、転送路５−１３を接続と
して外部入出力マイクロプロセッサテッグ５−１でメモ
リ５−４の書き込みアドレス、メモリアドレス制−マイ
クロプロセッサテ。
グ５−２でメモリ５−５の読み出しアドレスを発生する
。このようにしてメモリ５−５からメモリ５−４へデー
タを転送して出力する０ これらのデータの転送はアドレス転送路の切替えを必要
とせず、また、データはマイクロノロセ、サテ、グを介
せず直接メモリ間で転送するので作動を高速化出来る。
。このようにしてメモリ５−５からメモリ５−４へデー
タを転送して出力する０ これらのデータの転送はアドレス転送路の切替えを必要
とせず、また、データはマイクロノロセ、サテ、グを介
せず直接メモリ間で転送するので作動を高速化出来る。
また、メモリ５−４及び５−５は相互にメモリ内の任意
のデータを転送可能であるから演算には任意のデータを
使用出来る０ 切替回路５−６の作動は次の３つの状態がある０１・・
・メモリ間転送なしくデータ転送路５−１３゜５−１４
の遮断） ２・・・メモリ５−４からメモリ５−５へ転送（データ
転送路５−１４のみ接続） ３・・・メモリ５−５からメモリ５−４へ転送（データ
転送路５−１３のみ接続） よりてデータ転送路５−１３．５−１４を制御する制御
回路５−７は２ビツトの信号を出力すれば、上記の３状
態を割付けることが出来る０この２ピツトの制御信号は
、アドレス転送路５−１１に上位２Ｂｉｔの冗長性を付
加することによって構成する。このようにすると、メモ
リアドレス制御マイクログロセ、サテ、グ５−２は切替
回路を意識せず、あたかもメモリのデータ領域が増加し
たように作動することが出来る。すなわち外部入出力５
−１と演算マイクログロセ、サテ、グ５−３のいずれも
を、あたかもメモ！７５−４．５−５のいずれＫもアク
セスできるようにすることができる０ （発明の効果） 以上説明したように１本発明の演算装置は、２組のメモ
リ回路と、メモリ回路とプロセッサを接続する２組のデ
ータ転送路及びアドレス転送路、メモリ回路相互間を接
続するデータ転送路を冗長性を持たせたメモリアドレス
信号によって制御する制御回路を設けることによシ、外
部入出力と演算を独立に行うことを可能とし、演算の高
速化を実現すると共に、演算に用いるデータを２組のメ
モリから任意に得ることを可能とし、かつ回路構成も簡
単に実現できる効果を有する。
のデータを転送可能であるから演算には任意のデータを
使用出来る０ 切替回路５−６の作動は次の３つの状態がある０１・・
・メモリ間転送なしくデータ転送路５−１３゜５−１４
の遮断） ２・・・メモリ５−４からメモリ５−５へ転送（データ
転送路５−１４のみ接続） ３・・・メモリ５−５からメモリ５−４へ転送（データ
転送路５−１３のみ接続） よりてデータ転送路５−１３．５−１４を制御する制御
回路５−７は２ビツトの信号を出力すれば、上記の３状
態を割付けることが出来る０この２ピツトの制御信号は
、アドレス転送路５−１１に上位２Ｂｉｔの冗長性を付
加することによって構成する。このようにすると、メモ
リアドレス制御マイクログロセ、サテ、グ５−２は切替
回路を意識せず、あたかもメモリのデータ領域が増加し
たように作動することが出来る。すなわち外部入出力５
−１と演算マイクログロセ、サテ、グ５−３のいずれも
を、あたかもメモ！７５−４．５−５のいずれＫもアク
セスできるようにすることができる０ （発明の効果） 以上説明したように１本発明の演算装置は、２組のメモ
リ回路と、メモリ回路とプロセッサを接続する２組のデ
ータ転送路及びアドレス転送路、メモリ回路相互間を接
続するデータ転送路を冗長性を持たせたメモリアドレス
信号によって制御する制御回路を設けることによシ、外
部入出力と演算を独立に行うことを可能とし、演算の高
速化を実現すると共に、演算に用いるデータを２組のメ
モリから任意に得ることを可能とし、かつ回路構成も簡
単に実現できる効果を有する。
第１図は不発明の一実施例のプロ、り図、第２図〜第４
図はそれぞれ従来の演算装置のプロ、り図、第５図ｆ′
ｉ第４図に示す従来の演算装置のデータの切替え状態の
一例を示す模式図である。 １−１・・・・・・演算部、１−２． ２−４． ３−
４゜３−５． ５−４． ５−５・・・・・・メモリ回
路、ｌ−３゜２−５．３−７．５−８・・・・・外部入
出力データ転送路、１−４．２−６．３−１０．３−１
１．３−１３．３−１５．５−１０．５−１２〜１４・
・・・・・データ転送路、１−５．２−７．３−８．３
−９．３−１２．３−１４．５−９．５−１１・・・・
・・アドレス転送路、 ２−１．３−１． ５−１・
・・・・・外部入出力マイクログロセ、サテ、グ、２−
２．３−２．５−２・・・・・・メモリアドレス制御マ
イクログロセッ丈チップ、２−３．３−３．５−３・・
・・・・演算マイクログロセ、サテッグ、３−６．５−
６・・・・・・切替回路、５−７・・・・・・制−回路
。 第１図 データ転及路 第２図 第３図 第４図 業５図
図はそれぞれ従来の演算装置のプロ、り図、第５図ｆ′
ｉ第４図に示す従来の演算装置のデータの切替え状態の
一例を示す模式図である。 １−１・・・・・・演算部、１−２． ２−４． ３−
４゜３−５． ５−４． ５−５・・・・・・メモリ回
路、ｌ−３゜２−５．３−７．５−８・・・・・外部入
出力データ転送路、１−４．２−６．３−１０．３−１
１．３−１３．３−１５．５−１０．５−１２〜１４・
・・・・・データ転送路、１−５．２−７．３−８．３
−９．３−１２．３−１４．５−９．５−１１・・・・
・・アドレス転送路、 ２−１．３−１． ５−１・
・・・・・外部入出力マイクログロセ、サテ、グ、２−
２．３−２．５−２・・・・・・メモリアドレス制御マ
イクログロセッ丈チップ、２−３．３−３．５−３・・
・・・・演算マイクログロセ、サテッグ、３−６．５−
６・・・・・・切替回路、５−７・・・・・・制−回路
。 第１図 データ転及路 第２図 第３図 第４図 業５図
Claims (1)
- 外部データの入出力を制御する外部入出力制御用プロセ
ッサと、演算を行う演算用プロセッサと、メモリアドレ
ス制御用プロセッサと、第１および第２のメモリ回路と
、前記外部入出力制御用プロセッサと前記１のメモリ回
路を接続する第１のアドレス転送路および第１のデータ
転送路と、前記メモリアドレス制御用プロセッサと前記
第２のメモリ回路とを接続する第２のアドレス転送路と
、前記演算用プロセッサと前記第２のメモリ回路を接続
する第２のデータ転送路と、前記第１および第２のデー
タ転送路間に設けられた第３のデータ転送路と、前記メ
モリアドレス制御用プロセッサからの信号を受けて前記
第３のデータ転送路を制御する制御回路とを含むことを
特徴とするデジタル信号演算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4306485A JPS61201360A (ja) | 1985-03-05 | 1985-03-05 | デジタル信号演算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4306485A JPS61201360A (ja) | 1985-03-05 | 1985-03-05 | デジタル信号演算装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61201360A true JPS61201360A (ja) | 1986-09-06 |
Family
ID=12653424
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4306485A Pending JPS61201360A (ja) | 1985-03-05 | 1985-03-05 | デジタル信号演算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61201360A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57187758A (en) * | 1981-05-14 | 1982-11-18 | Sony Corp | Microcomputer |
-
1985
- 1985-03-05 JP JP4306485A patent/JPS61201360A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57187758A (en) * | 1981-05-14 | 1982-11-18 | Sony Corp | Microcomputer |
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