JPS5911667A - 集積回路 - Google Patents
集積回路Info
- Publication number
- JPS5911667A JPS5911667A JP57120894A JP12089482A JPS5911667A JP S5911667 A JPS5911667 A JP S5911667A JP 57120894 A JP57120894 A JP 57120894A JP 12089482 A JP12089482 A JP 12089482A JP S5911667 A JPS5911667 A JP S5911667A
- Authority
- JP
- Japan
- Prior art keywords
- region
- transistor
- type
- boron
- well
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/40—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00 with at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of IGFETs with BJTs
- H10D84/401—Combinations of FETs or IGBTs with BJTs
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、ＣＭＯ８集積回路チップにバイポーラＮＰＮ
トランジスタが共に形成されている集積回路に関する。
トランジスタが共に形成されている集積回路に関する。
ＣＭＯ８回路は、非動作時の消費電力が微少である、高
速動作が可能、雑音余裕が大きい、電源電圧範囲が広い
、アナログ回路に適する等、多くの長所を持つために広
く使われている。短所としては、ＭＯＳデバイスに共通
の、大電流駆動能力に欠けるということである。このた
め、しはしば外付けの駆動回路が必要になる。又、駆動
回路を内蔵する場合にも、この部分の素子寸法が異常に
大きくなったシ、動作速度が著しく低下したシする欠点
があった。
速動作が可能、雑音余裕が大きい、電源電圧範囲が広い
、アナログ回路に適する等、多くの長所を持つために広
く使われている。短所としては、ＭＯＳデバイスに共通
の、大電流駆動能力に欠けるということである。このた
め、しはしば外付けの駆動回路が必要になる。又、駆動
回路を内蔵する場合にも、この部分の素子寸法が異常に
大きくなったシ、動作速度が著しく低下したシする欠点
があった。
これに対し、バイポーラトランジスタ回路は、大規模集
積化に向かないという欠点はあるが、消費電力が大きく
、駆動能力の点ではＭＯＳデバイスに比べはるかに優れ
ている。そして、高速で高電流駆動が容易に実現できる
。従って、ＣＭＯ８集積回路の出力回路に、バイポーラ
トランジスタが使用できれば、理想的な集積回路が一チ
ツプ上に実現できる。
積化に向かないという欠点はあるが、消費電力が大きく
、駆動能力の点ではＭＯＳデバイスに比べはるかに優れ
ている。そして、高速で高電流駆動が容易に実現できる
。従って、ＣＭＯ８集積回路の出力回路に、バイポーラ
トランジスタが使用できれば、理想的な集積回路が一チ
ツプ上に実現できる。
本発明の目的は、ＣＭＯ８集積回路製造の一般的プロセ
スに特別な工程を付加せずに、ＣＭＯ８集積回路チップ
に、出力回路用のバイポーラＮＰＮトランジスタが共に
形成された集積回路を提供するにある。
スに特別な工程を付加せずに、ＣＭＯ８集積回路チップ
に、出力回路用のバイポーラＮＰＮトランジスタが共に
形成された集積回路を提供するにある。
本発明の集積回路は、つぎのようなＣＭＯ８集積回路の
技術に立脚している。すなわち、ＣＭＯ８集積回路は、
高集積化と高速化を目標に微細化が進んでおり、チャン
ネル長が２μｍ以下を実現する製造プロセスとして、種
々のものが提案されている。この中で、代表的なプロセ
スと［７ては、第１図に示される様に、Ｐ型シリコン基
板１を用いて、Ｎウェル２を形成し、Ｐチャンネルトラ
ンジスタ３をＮウェル内に、Ｎチャンネルトランジスタ
４をＰ型基板上に作る方法がある。この時、Ｎチャンネ
ルトランジスタ４の短チャンネル効果を防ぐために、ソ
ース・ドレイン接合の深さ程度の所に、ホウ素を１５０
ＫｅＶ程度の加速エネルギーでイオン注入し、埋込型の
中濃度Ｐ型領域５を選択的に形成する必要がある。この
プロセスを用いると、マスク及び工程を付加することな
く、コレクタが基板からＰＮ分離された、バイポーラＮ
ＰＮトランジスタを実現できる。
技術に立脚している。すなわち、ＣＭＯ８集積回路は、
高集積化と高速化を目標に微細化が進んでおり、チャン
ネル長が２μｍ以下を実現する製造プロセスとして、種
々のものが提案されている。この中で、代表的なプロセ
スと［７ては、第１図に示される様に、Ｐ型シリコン基
板１を用いて、Ｎウェル２を形成し、Ｐチャンネルトラ
ンジスタ３をＮウェル内に、Ｎチャンネルトランジスタ
４をＰ型基板上に作る方法がある。この時、Ｎチャンネ
ルトランジスタ４の短チャンネル効果を防ぐために、ソ
ース・ドレイン接合の深さ程度の所に、ホウ素を１５０
ＫｅＶ程度の加速エネルギーでイオン注入し、埋込型の
中濃度Ｐ型領域５を選択的に形成する必要がある。この
プロセスを用いると、マスク及び工程を付加することな
く、コレクタが基板からＰＮ分離された、バイポーラＮ
ＰＮトランジスタを実現できる。
つぎに本発明を実施例によシ説明する。
第２図は本発明の一実施例の部分断面図である。
第２図において、Ｐ型シリコン基板１内に第１と第２の
Ｎウェル２と７が形成されている。Ｎウェル領域７がバ
イポーラＮＰＮ ）ランジスタのコレクタ領域となる。
Ｎウェル２と７が形成されている。Ｎウェル領域７がバ
イポーラＮＰＮ ）ランジスタのコレクタ領域となる。
コレクタ電極のオーミックコンタクトをとるために、Ｎ
生鉱散層９がＮウェル７内に形成されている。とのＮ生
鉱散層９は、Ｎウェル７内のエミッタ七なるＮ生鉱散層
１０（！：同時に作られる。このＮ生鉱散層９および１
ｏは、０ＭＯ８のＮチャンネルＭＯＳトランジスタのソ
ース・ドレインのＮ十層４と同時に作られる。Ｎウェル
領域７をコレクタとするＮＰＮトランジスタの活性ベー
ス１１は、ＮチャンネルＭＯＳトランジスタの中濃度Ｐ
型領域５を形成するときの工程と同じに形成される。ｔ
た、バイポーラＮＰＮ トランジスタのベース電極をと
るためおよびエミッタ領域１０を囲むための不活性Ｐ→
−領域８は、第１のＮウェル２内のＰチャンネルＭＯ８
）ランジスタのソース・ドレインのＰ十領域３と同時に
作られる。このＰ十領域８はボロンのイオン注入で、Ｎ
十領域１０はヒ素のイオン注入で形成される。
生鉱散層９がＮウェル７内に形成されている。とのＮ生
鉱散層９は、Ｎウェル７内のエミッタ七なるＮ生鉱散層
１０（！：同時に作られる。このＮ生鉱散層９および１
ｏは、０ＭＯ８のＮチャンネルＭＯＳトランジスタのソ
ース・ドレインのＮ十層４と同時に作られる。Ｎウェル
領域７をコレクタとするＮＰＮトランジスタの活性ベー
ス１１は、ＮチャンネルＭＯＳトランジスタの中濃度Ｐ
型領域５を形成するときの工程と同じに形成される。ｔ
た、バイポーラＮＰＮ トランジスタのベース電極をと
るためおよびエミッタ領域１０を囲むための不活性Ｐ→
−領域８は、第１のＮウェル２内のＰチャンネルＭＯ８
）ランジスタのソース・ドレインのＰ十領域３と同時に
作られる。このＰ十領域８はボロンのイオン注入で、Ｎ
十領域１０はヒ素のイオン注入で形成される。
この時、ボロンの方が深くまで打込まれるので、Ｐ十領
域８の方がＮ十領域１０よシも深く形成される。従って
、中濃度埋込Ｐ型領域１１と不活性ベース領域８とが、
重ね合う様にすることは可能である。この時、Ｎ十領域
１０は領域１】まで達しないか、或いは接する様にする
ことができる。
域８の方がＮ十領域１０よシも深く形成される。従って
、中濃度埋込Ｐ型領域１１と不活性ベース領域８とが、
重ね合う様にすることは可能である。この時、Ｎ十領域
１０は領域１】まで達しないか、或いは接する様にする
ことができる。
この様にして実現されるＮＰＮトランジスタは、活性ベ
ース領域の不純物分布はイオン注入条件で決定されるた
め、電流増巾率の再現性が良いということである。さら
に、中濃度埋込Ｐ型領域のボロンイオン注入ドーズ量は
５ Ｘ １０１１／ｃｒＩＬ１程度、Ｎ十領域１０のヒ
素イオン注入ドーズ量は５×１０′５／ｃｍ ”程度で
あるから、高いエミッタ効率が得られる。欠点としては
、コレクタ領域７の不純物濃度が低いため、コレクタ直
列抵抗が高くなシ、高電流動作で不利になる。しかし、
ＭＯＳトランジスタよりも、はるかに大きな駆動能力が
実現可能である。
ース領域の不純物分布はイオン注入条件で決定されるた
め、電流増巾率の再現性が良いということである。さら
に、中濃度埋込Ｐ型領域のボロンイオン注入ドーズ量は
５ Ｘ １０１１／ｃｒＩＬ１程度、Ｎ十領域１０のヒ
素イオン注入ドーズ量は５×１０′５／ｃｍ ”程度で
あるから、高いエミッタ効率が得られる。欠点としては
、コレクタ領域７の不純物濃度が低いため、コレクタ直
列抵抗が高くなシ、高電流動作で不利になる。しかし、
ＭＯＳトランジスタよりも、はるかに大きな駆動能力が
実現可能である。
第１図はＣＭＯ８集積回路を説明するための素子断面図
、第２図は本発明の一実施例の部分断面図である。 １・・・・・・Ｐ型シリコン基板％ ２・・・・・・第
１ＮウエルｆＪ域、３・・・・・・Ｐチャンネルソース
・ドレイン、４・・・・・・Ｎチャンネルソース・ドレ
イン、５・・・・・・深部のＰ型領域、７・・・・・・
第２Ｎウエル領域、８・・・・・・不活性ベース、９・
・山・コレクタコンタクト領域、１０・・・・・・Ｎ十
エミッタ、１１・・・・・・活性ベース。
、第２図は本発明の一実施例の部分断面図である。 １・・・・・・Ｐ型シリコン基板％ ２・・・・・・第
１ＮウエルｆＪ域、３・・・・・・Ｐチャンネルソース
・ドレイン、４・・・・・・Ｎチャンネルソース・ドレ
イン、５・・・・・・深部のＰ型領域、７・・・・・・
第２Ｎウエル領域、８・・・・・・不活性ベース、９・
・山・コレクタコンタクト領域、１０・・・・・・Ｎ十
エミッタ、１１・・・・・・活性ベース。
Claims (1)
- Ｐ型シリコン基板の一主面側に形成された第１と第２の
Ｎウェル領域と、前記第１のＮウェル領域に形成された
Ｐチャンネルトランジスタのソース・ドレインとなるＰ
＋領域と同時に前記第２のＮウェル領域に形成され九Ｎ
ＰＮ ） ２ンジスタの不活性ペースとなる環状のＰ＋
領域と、前記Ｐ型基板の一主面側に形成されたＮチャン
ネルトランジスタのソース・ドレインとなるＮ＋領領域
同時に前記第２のＮウェル領域内に形成された前記ＮＰ
ＮトランジスタのエミッタとなるＮ＋領領域、前記Ｎチ
ャンネルトランジスタのチャンネル部の深部に形成され
た中濃度のＰ型領域と同時に前記第２Ｎウエル領域内の
不活性ペースに囲まれた領域の深部に形成された活性ベ
ース領域となるＰ型領域とを含むことを特徴とする集積
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57120894A JPS5911667A (ja) | 1982-07-12 | 1982-07-12 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57120894A JPS5911667A (ja) | 1982-07-12 | 1982-07-12 | 集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5911667A true JPS5911667A (ja) | 1984-01-21 |
Family
ID=14797618
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57120894A Pending JPS5911667A (ja) | 1982-07-12 | 1982-07-12 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5911667A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01155188A (ja) * | 1987-12-14 | 1989-06-19 | Tanaka Kikinzoku Kogyo Kk | Ｐｔ、Ｐｄ系貴金属粒状塊製造用保持炉 |
| US6693344B1 (en) | 2000-03-27 | 2004-02-17 | Renesas Technology Corp. | Semiconductor device having low and high breakdown voltage transistors |
-
1982
- 1982-07-12 JP JP57120894A patent/JPS5911667A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01155188A (ja) * | 1987-12-14 | 1989-06-19 | Tanaka Kikinzoku Kogyo Kk | Ｐｔ、Ｐｄ系貴金属粒状塊製造用保持炉 |
| US6693344B1 (en) | 2000-03-27 | 2004-02-17 | Renesas Technology Corp. | Semiconductor device having low and high breakdown voltage transistors |
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