JPS59155166A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS59155166A JPS59155166A JP59004824A JP482484A JPS59155166A JP S59155166 A JPS59155166 A JP S59155166A JP 59004824 A JP59004824 A JP 59004824A JP 482484 A JP482484 A JP 482484A JP S59155166 A JPS59155166 A JP S59155166A
- Authority
- JP
- Japan
- Prior art keywords
- present
- transistor
- semiconductor device
- leakage current
- current
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、従来より高密度に集積可能な半導体装置の構
造に関する。
造に関する。
従来、半導体装置、例えばスタ羊ティック型のメモリ回
路は例えば第１図に示すごとく、ワード線１にゲートが
接続され、データ線２，３にソースが接続されたスイッ
チ用ＭＯＳトランジスタ６゜７、負荷トランジスタ８，
９、ドライブトランジスタ４，５によって成っていた。
路は例えば第１図に示すごとく、ワード線１にゲートが
接続され、データ線２，３にソースが接続されたスイッ
チ用ＭＯＳトランジスタ６゜７、負荷トランジスタ８，
９、ドライブトランジスタ４，５によって成っていた。
このセルの欠点はトランジスタ数が多く、集積化すると
チップ上の占有面積が大きくなることである。したがっ
て、大きな集積度のメモリチップを実現し得ない。
チップ上の占有面積が大きくなることである。したがっ
て、大きな集積度のメモリチップを実現し得ない。
そこで、本発明の目的は、集積密度の大きい、スタティ
ック型メモリセルなどの半導体装置を構成するための、
素子構造を提供するにある。
ック型メモリセルなどの半導体装置を構成するための、
素子構造を提供するにある。
本発明は、ウェル領域の一部を浅く形成し、その部分の
リーク電流を利用したものである。
リーク電流を利用したものである。
第２図は本発明の一実施例の回路図を示したものであり
、第３図、第４図は本発明の第２図−の、一実施例を具
体的に実現するための素子の構造を示したものである。
、第３図、第４図は本発明の第２図−の、一実施例を具
体的に実現するための素子の構造を示したものである。
第２図において動作の原理を説明する。第２図において
、データ線１１．１２にソースが接続され、ワード線１
０にゲートが接続されたスイッチ用トランジスタ１５，
１６．およびドライブ用トランジスタ１３．１４の部分
は第１図と同じであり、これによりフリップフロップ型
の接続を構成する。本実施例の骨子は、電源電圧ＶＥＮ
Ｄを供給された基板端子１９よりトランジスタ１３．１
４のドレインに寄生バイポーラトランジスタ１７．１８
を形成し、これをリーク電流が流れる状態で使用するこ
とによって、微弱な電流パスを生ぜしぬ、これによりス
タティックな記憶情報の保持を可能にするものである。
、データ線１１．１２にソースが接続され、ワード線１
０にゲートが接続されたスイッチ用トランジスタ１５，
１６．およびドライブ用トランジスタ１３．１４の部分
は第１図と同じであり、これによりフリップフロップ型
の接続を構成する。本実施例の骨子は、電源電圧ＶＥＮ
Ｄを供給された基板端子１９よりトランジスタ１３．１
４のドレインに寄生バイポーラトランジスタ１７．１８
を形成し、これをリーク電流が流れる状態で使用するこ
とによって、微弱な電流パスを生ぜしぬ、これによりス
タティックな記憶情報の保持を可能にするものである。
第３図、第４図は、この寄生バイポーラトランジスタを
具体的に形成する方法を示すものである。
具体的に形成する方法を示すものである。
同図において２４．３０はＭＯＳトランジスタ１３、ｊ
４のいずれかのゲート電極である。基板２０．２５は例
えばｎ型１〜１０Ω・Ｃｌ１１のシリコンで、これにＰ
型のウェル層２１．ｊ６が形成されている。ただし第４
図において、ｐ型のウェル層の厚さが２７の部分でうず
くなっている。２２゜２８はＭＯＳ）−ランジスタ１３
，１４のドレインを形成する拡散層、２３．２９は同じ
くソースを形成する拡散層でｎ＋型である。したがって
、ｐ型ウェル２１，２６ （あるいは２７）をベースと
し、ｎ型基板２０．２５をコレクタとし、ｎ＋層２２゜
２８をエミッタとする寄生バイポーラトランジスタが形
成される。一方、ｎ＋層２３，２９と基板の間で電流が
流れると、無効電力が増大するため、ｎ＋層２２の厚さ
をあつくしたり（第３図Ｌ ｎ＋層２８の直下のｐウ
ェル層の厚さや、濃度をうずくすることにより、コレク
タとエミッタの間に所要の部分だけリーク電流を生ぜし
めることにより、負荷素子１７．１８を形成するのが本
発明の骨子である。もちろん、メモリセルのスタティッ
ク動作に必要な電流は１０ Ａ程度であるので、ｐウ
ェル層の厚さを全体にわたってうずくしても第２図の回
路は動作し、消費電力の増加はわずかである。
４のいずれかのゲート電極である。基板２０．２５は例
えばｎ型１〜１０Ω・Ｃｌ１１のシリコンで、これにＰ
型のウェル層２１．ｊ６が形成されている。ただし第４
図において、ｐ型のウェル層の厚さが２７の部分でうず
くなっている。２２゜２８はＭＯＳ）−ランジスタ１３
，１４のドレインを形成する拡散層、２３．２９は同じ
くソースを形成する拡散層でｎ＋型である。したがって
、ｐ型ウェル２１，２６ （あるいは２７）をベースと
し、ｎ型基板２０．２５をコレクタとし、ｎ＋層２２゜
２８をエミッタとする寄生バイポーラトランジスタが形
成される。一方、ｎ＋層２３，２９と基板の間で電流が
流れると、無効電力が増大するため、ｎ＋層２２の厚さ
をあつくしたり（第３図Ｌ ｎ＋層２８の直下のｐウ
ェル層の厚さや、濃度をうずくすることにより、コレク
タとエミッタの間に所要の部分だけリーク電流を生ぜし
めることにより、負荷素子１７．１８を形成するのが本
発明の骨子である。もちろん、メモリセルのスタティッ
ク動作に必要な電流は１０ Ａ程度であるので、ｐウ
ェル層の厚さを全体にわたってうずくしても第２図の回
路は動作し、消費電力の増加はわずかである。
第３図の構造を実現するにはｎ領域２２の拡散時間を２
３より長くすればよい。たとえば予め、２２の領域にリ
ンをドープしておき、１０００°Ｃで４０分拡散する。
３より長くすればよい。たとえば予め、２２の領域にリ
ンをドープしておき、１０００°Ｃで４０分拡散する。
つぎに、２３の領域にリンまたはヒ素をＩ Ｘ １０”
ｃｍ−”打込みリンの場合は１０００℃で１０分、ヒ
素の場合は１０００℃で５０分拡散する。この場合２２
は深さ２．０μｍ、２３は深さ０．５μｍとなり、異な
った深さの接合をつくることができる。
ｃｍ−”打込みリンの場合は１０００℃で１０分、ヒ
素の場合は１０００℃で５０分拡散する。この場合２２
は深さ２．０μｍ、２３は深さ０．５μｍとなり、異な
った深さの接合をつくることができる。
同様に第４図の構造を実現するには、領域２６のＰウェ
ルを予め拡散し、更に２７の領域を拡散すればよい。
ルを予め拡散し、更に２７の領域を拡散すればよい。
つぎに、第５図に示すようにＭＯＳトランジスタのドレ
イン領域となるシリコン表面の一部に凹部３Ｉを形成し
、その後、ｎ形不純物を高濃度添加することにより、ド
レイン拡散層下のＰウェル３２の厚さをうずくすること
ができ、第４図は同し機能を有する構造が実現できる。
イン領域となるシリコン表面の一部に凹部３Ｉを形成し
、その後、ｎ形不純物を高濃度添加することにより、ド
レイン拡散層下のＰウェル３２の厚さをうずくすること
ができ、第４図は同し機能を有する構造が実現できる。
以上の構造において、実験を行なった結果によれば、Ｐ
ウェル層の表面濃度をＩ ＸＩＯ”ａｍ’−３ｐウ工ル
層の厚い部分の厚さを５μｍとすることにより、その部
分と８層のリーク電流は１０＝”Ａ以下となったのに対
し、一部分に厚さを３μＩの部分を設けることにより１
０−′’Ａのリーク電流が生じた。このメモリセルは、
５ｖで動作した場合、保持電流１０”−”Ａで、１０４
ビツト集積しても、たかだか１μＡの保持電流ですむ。
ウェル層の表面濃度をＩ ＸＩＯ”ａｍ’−３ｐウ工ル
層の厚い部分の厚さを５μｍとすることにより、その部
分と８層のリーク電流は１０＝”Ａ以下となったのに対
し、一部分に厚さを３μＩの部分を設けることにより１
０−′’Ａのリーク電流が生じた。このメモリセルは、
５ｖで動作した場合、保持電流１０”−”Ａで、１０４
ビツト集積しても、たかだか１μＡの保持電流ですむ。
以上説明した実施例においてはウェル内に形成されたＭ
ＯＳトランジスタのドレインと基板との間にパンチスル
ーあるいはトランジスタのコレクタ・エミッタ間リーク
電流による微小電流を流しているが、第６図に示すよう
にＭＯＳ）−ランジスタのドレイン拡散層３３下のウェ
ル領域のみに深い不純物準位を形成する重金属、たとえ
ばＡｕ。
ＯＳトランジスタのドレインと基板との間にパンチスル
ーあるいはトランジスタのコレクタ・エミッタ間リーク
電流による微小電流を流しているが、第６図に示すよう
にＭＯＳ）−ランジスタのドレイン拡散層３３下のウェ
ル領域のみに深い不純物準位を形成する重金属、たとえ
ばＡｕ。
Ａｇ、Ｃｕを添加したり、あるいは電子ビームや不純物
イオンを照射することによりドレイン拡散層と基板の間
に流れるリーク電流を増加せしめてもよい。
イオンを照射することによりドレイン拡散層と基板の間
に流れるリーク電流を増加せしめてもよい。
以上の実施例の効果は、メモリ・セルの占有面積が小さ
いことである。第１図に示したセルは、７０Ｘ１２０μ
ｍ２のセル面積を必要とするのに対し、本発明のメモリ
・セルはこの百の面積ですむ。
いことである。第１図に示したセルは、７０Ｘ１２０μ
ｍ２のセル面積を必要とするのに対し、本発明のメモリ
・セルはこの百の面積ですむ。
したがって、セルあたりのコストを約１にすることがで
きる。
きる。
以上、本発明をフリップフロップ型のメモリセルについ
て説明したが、本発明を論理回路に応用することも、も
ちろん可能である。第７図、第８図は３人力ＮＯＲゲー
トの本発明を適用した回路の実施例図で、トランジスタ
３５．３６，３７゜３９．４０．４１はスイッチ用ＮＭ
ｏ５トランジスタ３８．４３は第１図１７．１８と同じ
リークを有するたて形の寄生バイポーラトランジスタで
ある。これらは負荷素子として１０−”Ａ程度の電流を
出力端に供給する。第７図と第８図の違いは、第８図に
おいては、出力端を高速に充電するときのみ、１０−１
００μ八程度の電流を流すスイッチ用のＰＭＯＳトラン
ジスタ４２が加えられていることである。こわらの回路
は定常時、消費電流は１０ Ａと低消費電力で、従来
の相補型のセルに比し、１以下の面積となる利点を有す
る。
て説明したが、本発明を論理回路に応用することも、も
ちろん可能である。第７図、第８図は３人力ＮＯＲゲー
トの本発明を適用した回路の実施例図で、トランジスタ
３５．３６，３７゜３９．４０．４１はスイッチ用ＮＭ
ｏ５トランジスタ３８．４３は第１図１７．１８と同じ
リークを有するたて形の寄生バイポーラトランジスタで
ある。これらは負荷素子として１０−”Ａ程度の電流を
出力端に供給する。第７図と第８図の違いは、第８図に
おいては、出力端を高速に充電するときのみ、１０−１
００μ八程度の電流を流すスイッチ用のＰＭＯＳトラン
ジスタ４２が加えられていることである。こわらの回路
は定常時、消費電流は１０ Ａと低消費電力で、従来
の相補型のセルに比し、１以下の面積となる利点を有す
る。
以上の実施例から明らかなように、本発明によれば、ウ
ェル領域のリーク電流を利用することにより、特性向上
、セル専有面積の減少等の効果を発揮する。
ェル領域のリーク電流を利用することにより、特性向上
、セル専有面積の減少等の効果を発揮する。
第１図は従来のメモリセルの例を示す図、第２図は本発
明の一実施例を示す回路図、第３図は本発明の第２図の
構成の具体的構成例を示す構造図、第４．５．６図は第
２図の具体的構成例の他の構造図、第７図、第８図は本
発明の論理回路へ適用した実施例を示す回路図である。
明の一実施例を示す回路図、第３図は本発明の第２図の
構成の具体的構成例を示す構造図、第４．５．６図は第
２図の具体的構成例の他の構造図、第７図、第８図は本
発明の論理回路へ適用した実施例を示す回路図である。
Claims (1)
- ■、半導体基板と、該半導体基板中に設けられたウェル
領域とを少なくとも含む半導体装置において上記ウェル
領域の一部が他の部分より浅く形成されてなることを特
徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59004824A JPS59155166A (ja) | 1984-01-17 | 1984-01-17 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59004824A JPS59155166A (ja) | 1984-01-17 | 1984-01-17 | 半導体装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP397877A Division JPS5389690A (en) | 1977-01-19 | 1977-01-19 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59155166A true JPS59155166A (ja) | 1984-09-04 |
Family
ID=11594452
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59004824A Pending JPS59155166A (ja) | 1984-01-17 | 1984-01-17 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59155166A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5453636A (en) * | 1994-08-16 | 1995-09-26 | Waferscale Integration, Inc. | MOS SRAM cell with open base bipolar loads |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5389690A (en) * | 1977-01-19 | 1978-08-07 | Hitachi Ltd | Semiconductor device |
-
1984
- 1984-01-17 JP JP59004824A patent/JPS59155166A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5389690A (en) * | 1977-01-19 | 1978-08-07 | Hitachi Ltd | Semiconductor device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5453636A (en) * | 1994-08-16 | 1995-09-26 | Waferscale Integration, Inc. | MOS SRAM cell with open base bipolar loads |
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