JPS6120171A - コモンメモリアクセス方式 - Google Patents
コモンメモリアクセス方式Info
- Publication number
- JPS6120171A JPS6120171A JP59138887A JP13888784A JPS6120171A JP S6120171 A JPS6120171 A JP S6120171A JP 59138887 A JP59138887 A JP 59138887A JP 13888784 A JP13888784 A JP 13888784A JP S6120171 A JPS6120171 A JP S6120171A
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- JP
- Japan
- Prior art keywords
- cpu
- flicker
- signal
- common
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
Landscapes
- Engineering & Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は入出力装置及び記憶装置が接続された複数の
ＣＰＵと共通に接続された共通記憶装置を有するＣＰＵ
システムのコモンメモリアクセス方式に関する。
ＣＰＵと共通に接続された共通記憶装置を有するＣＰＵ
システムのコモンメモリアクセス方式に関する。
従来この種のコモンアクセス方式として、第１図、第２
図に示すものがあった。図において、１ａ、２ａはＣＰ
Ｕ １．ＣＰＵ−２を示し、ｌｂ。
図に示すものがあった。図において、１ａ、２ａはＣＰ
Ｕ １．ＣＰＵ−２を示し、ｌｂ。
２ｂは各ＣＰＵの記憶装置、１ｃ、２ｃは各ＣＰＵの入
出力信号装置である。また、ＣＰＵ−１（１ａ）、記憶
装＃１ｂ１人出力信号装置ＩＣでＣＰＵ−１システムが
構成され、同様に２ａ〜２ＣでＣＰＵ−２システムが構
成されている。
出力信号装置である。また、ＣＰＵ−１（１ａ）、記憶
装＃１ｂ１人出力信号装置ＩＣでＣＰＵ−１システムが
構成され、同様に２ａ〜２ＣでＣＰＵ−２システムが構
成されている。
一方これら（７）ＣＰＵ−１（１ａ ）、 ＣＰＵ−
２（２ａ）を有機的に結合する為、３ａのマルチパスコ
ントロール、３ｂの共通記憶装置（以下コモンメモリと
称す）及び３Ｃの共通入出力信号が備えられている。
２（２ａ）を有機的に結合する為、３ａのマルチパスコ
ントロール、３ｂの共通記憶装置（以下コモンメモリと
称す）及び３Ｃの共通入出力信号が備えられている。
次に動作について説明する。
先ず、コモンメモＩＪ ３ ｂ Ｖｉ各ＣＰＵ共有の記
憶装置であり、ＣＰＵ間の情報伝達に使用される。
憶装置であり、ＣＰＵ間の情報伝達に使用される。
第２図はＣＰＵ ｌシステム１からＣＰＵ ２シス
テム２への情報伝達を説明するためのブロック図であり
、情報送信側のＣＰＵ ｌシステムＩｆ′ｉコモンメ
モリ３ｂに情報を書き込み、受信側のＣＰＵ−２システ
ム２はＣＰＵ−１システム１のＨ／Ｗ正常信号１ｄＯＮ
を条件にコモンメモリ３ｂの情報を読み出す事により、
情報伝達が可能となる。
テム２への情報伝達を説明するためのブロック図であり
、情報送信側のＣＰＵ ｌシステムＩｆ′ｉコモンメ
モリ３ｂに情報を書き込み、受信側のＣＰＵ−２システ
ム２はＣＰＵ−１システム１のＨ／Ｗ正常信号１ｄＯＮ
を条件にコモンメモリ３ｂの情報を読み出す事により、
情報伝達が可能となる。
また、ＣＰＵ−２システム２からＣＰＵ ｌシステム
３への情報伝達（図示せず）も上記と全く同様に情報伝
達が可能である。
３への情報伝達（図示せず）も上記と全く同様に情報伝
達が可能である。
尚、上記従来例以外にＣＰＵ間情報伝達方式として入出
力信号装置１１ｃ、２ｅを介して行なう方法があるが、
夫々のＣＰＵで専用入出力装置が必要となる欠点がある
為、現実的ではない。
力信号装置１１ｃ、２ｅを介して行なう方法があるが、
夫々のＣＰＵで専用入出力装置が必要となる欠点がある
為、現実的ではない。
従来のコモンメモリアクセス方式は以上のような構成方
式のため、ＣＰＵ ｌ、ＣＰＵ−２相方が健全である
場合は問題ないが情報送信側ＣＰＵ−１が異常時にダウ
ンした後、復帰する際、正常にＲＵＮしたのちコモンメ
モリの内容をリフレッシュするか、またはしないてかか
わらすＨ／Ｗ正常信号がＯＮする為、第３図に示すよう
に受信側のＣＰＵ−２はＣＰＵ−１が異常ダウンする前
の誤った過去のデータを読み出し、そのデータによる誤
動作で事故を招く危険性をも有する欠点があった。
式のため、ＣＰＵ ｌ、ＣＰＵ−２相方が健全である
場合は問題ないが情報送信側ＣＰＵ−１が異常時にダウ
ンした後、復帰する際、正常にＲＵＮしたのちコモンメ
モリの内容をリフレッシュするか、またはしないてかか
わらすＨ／Ｗ正常信号がＯＮする為、第３図に示すよう
に受信側のＣＰＵ−２はＣＰＵ−１が異常ダウンする前
の誤った過去のデータを読み出し、そのデータによる誤
動作で事故を招く危険性をも有する欠点があった。
この発明は上記のような従来のものの欠点を除去する為
になされたもので、コモンメモリエリアに送信側ＣＰＵ
がＲＵＮＩ、ている事を示すフリッカ信号を出力する機
能及び受信側ＣＰＵはそのフリッカ信号のフリッカを検
出する事により、そのＣＰＵからのコモンメモリ信号を
正常とみなす機能を備えることによシ誤ったデータの読
み出しを防ぐ事のできるコモンメモリアクセス方式を提
供する事を目的としている。
になされたもので、コモンメモリエリアに送信側ＣＰＵ
がＲＵＮＩ、ている事を示すフリッカ信号を出力する機
能及び受信側ＣＰＵはそのフリッカ信号のフリッカを検
出する事により、そのＣＰＵからのコモンメモリ信号を
正常とみなす機能を備えることによシ誤ったデータの読
み出しを防ぐ事のできるコモンメモリアクセス方式を提
供する事を目的としている。
以下、この発明の一実施例を図について説明する。第４
図において１けＣＰＵ ｌシステム、２Ｈｃｐｕ−２
システム、３ｂはコモンメモリである。図はＣＰＵ−１
システム１からＣＰＵ−２システム２への情報伝達につ
いて表わしているが、１と２を読み替える事により、全
く同様にＣＰＵ−２システム２からＣＰＵ−１システム
１への情報伝達も出来る。
図において１けＣＰＵ ｌシステム、２Ｈｃｐｕ−２
システム、３ｂはコモンメモリである。図はＣＰＵ−１
システム１からＣＰＵ−２システム２への情報伝達につ
いて表わしているが、１と２を読み替える事により、全
く同様にＣＰＵ−２システム２からＣＰＵ−１システム
１への情報伝達も出来る。
１ｄはＣＰＵ ｌシステム１のＨ／Ｗ正常信号、３ｂ
ｆはコモンメモＩＪ ３ ｂのエリアに設けられたフリ
ッカ信号用メモリ、２ｅはそのフリッカ信号の今回メモ
’Ｊ、２ｆは前回メモリ、両者を比較する事によりフリ
ッカ信号用メモリ３１ｆがフリッカしている事を検出す
るフリッカ検出袋ｆ１２ｇとＣＰＵ−１システム１のＨ
／Ｗ正常信号１ｄＫより、送信側ＣＰＵ正常を示すフラ
グ２ｈである。フリッカ検出手段は上記フリッカ信号の
今回メモ１Ｊ２ｅ。
ｆはコモンメモＩＪ ３ ｂのエリアに設けられたフリ
ッカ信号用メモリ、２ｅはそのフリッカ信号の今回メモ
’Ｊ、２ｆは前回メモリ、両者を比較する事によりフリ
ッカ信号用メモリ３１ｆがフリッカしている事を検出す
るフリッカ検出袋ｆ１２ｇとＣＰＵ−１システム１のＨ
／Ｗ正常信号１ｄＫより、送信側ＣＰＵ正常を示すフラ
グ２ｈである。フリッカ検出手段は上記フリッカ信号の
今回メモ１Ｊ２ｅ。
前回メモリ２ｆ、フリッカ検出装置２ ｇ ％ フラグ
２ｈＫより構成される。
２ｈＫより構成される。
次に動作について説明する。
送信側ＣＰ Ｕ −１システム１はプログラム実行によ
りＣＰＵ−２システム２に伝達すべき情報をコモンメモ
リ３ｂに出力する。更にプログラムの最後尾に設けられ
たフリッカ発生プログラムによってコモンメモＩＪ ３
ｂエリアの特定場所にフリッカ信号３ｂｆを出力する
。
りＣＰＵ−２システム２に伝達すべき情報をコモンメモ
リ３ｂに出力する。更にプログラムの最後尾に設けられ
たフリッカ発生プログラムによってコモンメモＩＪ ３
ｂエリアの特定場所にフリッカ信号３ｂｆを出力する
。
一方、受信側ＣＰＵ−２システム２はプログラム１スキ
ヤン実行毎に、今回メモリ２ｅを前回メモリ２ｆへ、ま
たフリッカ信号３ｂｆを今回メモリ２ｅに格納する。フ
リッカ検出装置２ｇにて、今回メモリ２ｅ１前回メモリ
２ｆを比較し、不一致（フリッカ）を検出する。送信側
ＣＰ Ｕ −１システム１のＨ／Ｗ正常信号１ｄがオン
し、且つ２ｇＫよりフリッカ検出する事により送信側Ｃ
ＰＵ正常フラグ２ｈをオンｌ／ 、これを条件にＣＰＵ
−１システム１よりのデータ３ｂを読み出す。送信側Ｃ
ＰＵ−１システム１の正常フラグ２ｈのオフは送信（Ｊ
ＩＩＩＣＰＵ−１システム１からのＨ／Ｗ正常信号１ｄ
のオフが条件である。即ち、ＣＰＵ−ＩＨ／Ｗ異常及び
電源を１切１にした場合、２ｈＶｉオフされる。また、
復旧の際、Ｈ／Ｗ正常信号１ｄｄすぐオンするが、フリ
ッカフラグ３ｂｆ ｉ ＣＰＵ−１システム１が１スキ
ャン実行するまで変化しない為、上記手順により誤った
データ（旧データ）Ｆｉ読み出されない。
ヤン実行毎に、今回メモリ２ｅを前回メモリ２ｆへ、ま
たフリッカ信号３ｂｆを今回メモリ２ｅに格納する。フ
リッカ検出装置２ｇにて、今回メモリ２ｅ１前回メモリ
２ｆを比較し、不一致（フリッカ）を検出する。送信側
ＣＰ Ｕ −１システム１のＨ／Ｗ正常信号１ｄがオン
し、且つ２ｇＫよりフリッカ検出する事により送信側Ｃ
ＰＵ正常フラグ２ｈをオンｌ／ 、これを条件にＣＰＵ
−１システム１よりのデータ３ｂを読み出す。送信側Ｃ
ＰＵ−１システム１の正常フラグ２ｈのオフは送信（Ｊ
ＩＩＩＣＰＵ−１システム１からのＨ／Ｗ正常信号１ｄ
のオフが条件である。即ち、ＣＰＵ−ＩＨ／Ｗ異常及び
電源を１切１にした場合、２ｈＶｉオフされる。また、
復旧の際、Ｈ／Ｗ正常信号１ｄｄすぐオンするが、フリ
ッカフラグ３ｂｆ ｉ ＣＰＵ−１システム１が１スキ
ャン実行するまで変化しない為、上記手順により誤った
データ（旧データ）Ｆｉ読み出されない。
なお、上記実施例では説明を簡略化する為、２台のＣＰ
Ｕを備えたマルチシステムについて説明したが、３台以
上のマルチＣＰＵシステムにおいても各ＣＰＵ毎の送信
、受信用メモリ、信号フラグを設電する事により、上記
実施例と全く同様の効果を奏する。
Ｕを備えたマルチシステムについて説明したが、３台以
上のマルチＣＰＵシステムにおいても各ＣＰＵ毎の送信
、受信用メモリ、信号フラグを設電する事により、上記
実施例と全く同様の効果を奏する。
以十のようＫこの発明によれば、フリッカ検出手段を設
け、送信側ＣＰＵのフリッカ信号出力機能及び受信側Ｃ
ＰＵのフリッカ検出機能を付加して構成したので、送信
側ＣＰＵ立上げ時の受信側ＣＰＵ誤動作を防ぎ安全性の
非常に高いマルチＣＰＵシステムを構成することができ
る効果がある
け、送信側ＣＰＵのフリッカ信号出力機能及び受信側Ｃ
ＰＵのフリッカ検出機能を付加して構成したので、送信
側ＣＰＵ立上げ時の受信側ＣＰＵ誤動作を防ぎ安全性の
非常に高いマルチＣＰＵシステムを構成することができ
る効果がある
第１図は一般的なマルチＣＰＵシステムの一例を示す構
成図、第２図は従来のコモンメモリアクセス方式を示す
ブロック図、第３図は第２図の従来方式の動作を説明す
るための欠点を表わすタイミングチャート、第４図はこ
の発明の一実施例によるコモンメモリアクセス方式を示
すブロック図、第５図は第４図の動作を説明するための
タイミングチャートである。 １ ・・−ＣＰ Ｕ −１シＸ ７ ム、１ａ・ＣＰＵ
−１，１ｂ、２ｂ・・・記憶装置、ＩＣ９２Ｃ・・・入
出力信号装置、１ｄ・・・Ｈ／Ｗ正常信号（フリッカ信
号）、３ａ・・・マルチパスコントローラ、３ｂ・・・
共通記憶装置、３ｂａ・・・フリッカ信号用メモリ、３
Ｃ・・・共通入出力信号装置。 なお図中同一符号は同一、又は相等部分を示す。
成図、第２図は従来のコモンメモリアクセス方式を示す
ブロック図、第３図は第２図の従来方式の動作を説明す
るための欠点を表わすタイミングチャート、第４図はこ
の発明の一実施例によるコモンメモリアクセス方式を示
すブロック図、第５図は第４図の動作を説明するための
タイミングチャートである。 １ ・・−ＣＰ Ｕ −１シＸ ７ ム、１ａ・ＣＰＵ
−１，１ｂ、２ｂ・・・記憶装置、ＩＣ９２Ｃ・・・入
出力信号装置、１ｄ・・・Ｈ／Ｗ正常信号（フリッカ信
号）、３ａ・・・マルチパスコントローラ、３ｂ・・・
共通記憶装置、３ｂａ・・・フリッカ信号用メモリ、３
Ｃ・・・共通入出力信号装置。 なお図中同一符号は同一、又は相等部分を示す。
Claims (1)
- 入出力装置及び記憶装置が夫々接続された複数のＣＰＵ
と、これらＣＰＵに対し共通母線をなすバスに接続され
た共通信号入力装置と、前記バスへ更に接続された共通
記憶装置とを有し、前記複数のＣＰＵが前記共通記憶装
置を介してコモンメモリ信号をアクセスするコモンメモ
リアクセス方式において、前記ＣＰＵに他ＣＰＵのフリ
ッカ信号を検出するフリッカ信号検出機構を設け、この
フリッカ信号検出機構が送信側ＣＰＵがランしている事
を示すフリッカ信号を前記共通記憶装置のメモリエリア
に設けられたフリッカ信号用メモリを介して入力すると
共に、前記送信用ＣＰＵから直接フリッカ信号を入力す
ることにより送信側ＣＰＵのデータを前記共通記憶装置
を介して受信側ＣＰＵが読み込むようにしたことを特徴
とするコモンメモリアクセス方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59138887A JPS6120171A (ja) | 1984-07-06 | 1984-07-06 | コモンメモリアクセス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59138887A JPS6120171A (ja) | 1984-07-06 | 1984-07-06 | コモンメモリアクセス方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6120171A true JPS6120171A (ja) | 1986-01-28 |
Family
ID=15232437
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59138887A Pending JPS6120171A (ja) | 1984-07-06 | 1984-07-06 | コモンメモリアクセス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6120171A (ja) |
-
1984
- 1984-07-06 JP JP59138887A patent/JPS6120171A/ja active Pending
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