JPS6327741B2 - - Google Patents

Description

【発明の詳細な説明】

本発明は複数台のデータ処理装置と各データ処
理装置から共通にアクセス可能な少なくとも１台
の入出力装置を含むマルチコンピユータシステム
に関し、更に具体的には、複数のループ状に接続
されたシリアル転送方式のシリアルバスループ
を、バス間結合装置を介して階層構造に構成する
シリアルバスループ構成のマルチコンピユータシ
ステムに関する。 システムの信頼性を改善するため、データ処理
装置（以下CPUと略称する）や入出力装置を複
数台、システムに接続し、或る装置が故障した場
合等に、他の装置にてバツクアツプを行なうよう
なマルチコンピユータシステムは周知である。こ
のようなシステムでは複数のCPUより共通にア
クセス可能な入出力装置が必要である。これを実
現する従来例の１つは、各CPUをそれぞれ専用
のバスに接続し、各CPUが専用してアクセスす
ることが必要な入出力装置は、この専用バスにそ
れぞれ接続し、各CPUが共用してアクセスする
ことが必要な入出力装置は、各CPUが共通に使
用する共用バスに接続し、各専用のバスと共用バ
スは切換機構を介して接続するものである。（例
えば、日本特許公報特公昭55−4299号、マルチコ
ンピユータシステムにおける多次元アドレス方
式） この例では、切換機構によりいずれか１つの専
用バスが選択的に共用バスに接続され、この場合
の専用バスに接続されているCPUが、共用バス
に接続されている入出力装置をアクセス可能とな
る。 各CPUからの要求により、切換機構は、任意
の１つの専用バスと共用バスを接続する為、各
CPUは共用バスに接続された入出力装置を共通
にアクセス可能となる。 したがつて、あるCPUが共用の入出力装置に
関する業務を行なつているとき、このCPUに故
障が発生すると、切換機構によつて他のCPUが
接続され、この代りのCPUが先きに行つていた
業務を続行させることができる。 このようなマルチコンピユータシステムの特長
は、各専用のバスが独立して動作できるため、こ
の中の１個のバスが故障してもシステムダウンと
ならないことと、独立動作により処理性を向上さ
せることである。 しかしながら、CPUと入出力装置を結ぶ信号
線が、データを並列に送るパラレルインターフエ
イスのものでは、システムの巨大化に伴い、信号
線数の増加が問題となつている。一方、一本のシ
リアルインターフエイスをループ状にしたデータ
ハイウエイシステムが知られている。例えば、特
開昭47−7063号公報に示されているような、一本
のシリアルバスループに、複数台のCPUおよび
複数台の入出力装置を接続するシステムでは、任
意のCPUが任意の入出力装置をアクセス可能で
あり、CPUダウン時のバツクアツプも簡単に行
うことができる。しかしながら、このシステムで
は、１本のループがどこかで故障するとシステム
ダウンになつてしまい、マルチコンピユータシス
テムとして信頼性を向上させるというメリツトを
減じてしまう。ループを２重、或いは３重構成と
すれば、信頼性は向上するが、高処理性が実現さ
れない。 また１本のループに全てが接続される為、処理
性が低下する。 本発明の目的は、マルチコンピユータの高信頼
性、高処理性と、シリアルバスループのメリツト
を兼ね備えたシリアルバスループ構成のマルチコ
ンピユータシステムを提供するにある。 本発明の特徴は、複数の、少なくとも１つの
CPUが接続されるシリアル転送方式のシリアル
バスループ（第１の階層）と、この第１の階層の
複数のシリアルバスループをそれぞれバス間結合
装置を介して接続する少なくとも１つのシリアル
転送方式のシリアルバスループ（第２の階層）を
有し、第２の階層のシリアルバスループに各
CPUが共通にアクセス可能な入出力装置を接続
し、データ処理装置と入出力装置との間で転送さ
れる伝送フレームとして、いくつかのサブフイー
ルドからなる入出力装置番号フイールドを設け、
バス間結合装置において、入出力装置番号フイー
ルドを１サブフイールドだけシフトさせるように
し、入出力装置ステーシヨンあるいはバス間結合
装置は、伝送フレーム上の入出力番号フイールド
が自分のアドレスと一致しているか否かをチエツ
クするとき、固定したサブフイールドだけを見れ
ば良いようにして、その論理を簡単にしているこ
とである。 以下図面を参照して本発明の実施例を詳細に説
明する。 第１図は本発明に従つたマルチコンピユータシ
ステムの一実施例構成図である。 図において、５４〜５８はいずれもループ状に
接続されたシリアル転送方式のシリアルループバ
スであり、５４〜５６は第１の階層のバスルー
プ、５７は第２の階層のバスループ、５８は第３
の階層のバスループである。 以下、第１の階層のバスループをＹバスルー
プ、第２の階層のバスループをＸバスループ、第
３の階層のバスループをＺバスループと称す。 CPU５１〜５３は各々CPUステーシヨン６３
〜６５を介してＹバスループ５４〜５６に接続さ
れている。 入出力装置７３〜７９はそれぞれ入出力装置ス
テーシヨン（以下Ｉ／Ｏステーシヨンと略称す
る）６６〜７２を介して対応するＹバスループ５
４〜５６、Ｘバスループ５７およびＺバスループ
５８に接続されている。 図面におけるSTは各々のステーシヨンの略称
であり、Ｉ／Ｏは入出力装置の略称である。 入出力装置はいずれのバスループにもステーシ
ヨンSTを介して接続できるようになつている。 Ｙバスループ５４〜５６とＸバスループ５７
は、それぞれバス間結合装置５９〜６１を介して
接続され、Ｘバスループ５７とＺバスループ５８
はバス間結合装置６２を介して接続されている。 以下バス間結合装置５９〜６１をＸバスウイン
ドー、バス間結合装置６２をＺバスウインドーと
称す。 Ｘバスウインドー５９〜６１は、各々Ｙバスル
ープ５４〜５６とＸバスループ５７を接続すると
ともに、情報転送の経路制御、情報のバツフアリ
ング等を行い、Ｚバスウインドー６２は、Ｘバス
ループ５７とＺバスループ５８を接続するととも
に、情報転送の経路制御、情報のバツフアリング
等を行う。 Ｙバスループ５４〜５６は、それぞれCPU５
１〜５３の専用のバスループであり、Ｙバスルー
プに接続された入出力装置は、当該バスループに
接続されているCPUが専用してアクセスする。 つまり、入出力装置７３，７４はCPU５１の
みがアクセスし、入出力装置７５はCPU５２の
みがアクセスするようになつている。 Ｘバスループ５７は、CPU５１〜５３に対す
る共有バスループになつており、入出力装置７
６，７７はいずれのCPUよりもアクセス可能で
ある。さらにＸバスループ５７にＺバスウインド
ー６２を介して接続されているＺバスループ５８
に属している入出力装置７８および７９も同様に
いずれのCPUよりもアクセス可能である。 第２図はバスループ上のフレームフオーマツト
を表わすものである。SYNは８ビツトの同期コ
ードでありフレームフオーマツトとステーシヨ
ン、バスウインドーとの同期をとる。Ａ１，Ａ
２，Ａ３は各々５ビツトのアドレスフイールドで
あり、各バスループレベルから見た入出力装置の
アドレスを表す。この場合注意すべきことは、
CPUより入出力装置に情報を転送するときは本
フイールドは、受信アドレスを示すが、入出力装
置よりCPUに情報を転送するときは送信アドレ
スを示すことである。Ｙバスループ上においては
Ａ１フイールドはＹバスの装置アドレス、Ａ２フ
イールドはＸバスの装置アドレス、Ａ３フイール
ドはＺバスの装置アドレスを示す。次にＣは８ビ
ツトの制御フイールドであり、情報フイールドＩ
のバスループ上の性質、情報転送方向等の機能を
示す。DCフイールドは８ビツトで構成され情報
フイールドＩのバイト数を示す。Ｉフイールドは
情報フイールドであり１バイトから256バイトの
長さをもつている。ANSフイールドは８ビツト
より成る応答フイールドであり、情報の受信側か
ら送信側へ返送される。送信側では送信時本フイ
ールドをゼロにして受信側へ送ることになつてい
る。ANSフイールドは受信側の状態、エラー等
を報告するためのものである。エラー処理の詳細
は省略する。 第３図はポーリング時のフレーム構成を表した
ものである。POLはポーリングコードであり８
ビツトよりなつている。ポーリングコードは同期
コードもかねていて各装置はこれによつてもフレ
ームとの同期をとることができる。ポーリングコ
ードは１ループ上にただ１つだけ回つておりステ
ーシヨンおよびバスウインドーは、情報転送の必
要を生じたとき、すなわち送信側となる場合、ポ
ーリングコードの送出を禁止し、かわりに第２図
に示すようなフレームを送出する。ポーリングコ
ードはシステムの立上げ時、或いは復電時、あら
かじめ決められたステーシヨンあるいはバスウイ
ンドーがポーリングコードをバスループに送出
し、１フレームの情報転送が終了したときは、送
信側ステーシヨンあるいはバスウインドーがバス
ループに送出し、バスループの占有権を他に譲
る。 本発明によるバスループを説明するにあたつて
は、第１図のブロツク図においてCPU５１と、
Ｚバスループ５８に接続された入出力装置７９の
間の情報転送を考えることとする。すなわち転送
のパスはCPU５１、CPUステーシヨン６３、Ｙ
バスループ５４、Ｘバスウインドー５９、Ｘバス
ループ５７、Ｚバスウインドー６２、Ｚバスルー
プ５８、Ｉ／Ｏステーシヨン７２、入出力装置７
９である。さらにＸバスウインドー５９のＹバス
ループ上のアドレスはＹ１、Ｚバスウインドー６
２のＸバス上アドレスはＸ１、Ｉ／Ｏステーシヨ
ン７１のＺバス上アドレスをＺ１とする。また転
送を５つの場合に分け説明する。すなわち第１の
ケースはCPU５１から入出力装置７９に情報を
転送する場合。これはCPUから入出力装置に命
令を発したりCPUから入出力装置に目的データ
を転送する場合のことである。第２のケースは入
出力装置からCPUへ目的データを転送する場合、
第３のケースはCPUの起動命令に対する目的デ
ータ転送が終了を示す終了割込を帰す場合。第４
はあらかじめ接続されているCPUへリクエスト
割込をかける場合で、第５の場合は、他のCPU
が使用中の入出力装置を使おうとしたCPUに対
して、他のCPUが占有中である旨の返答をし、
データ転送が終了し、当該CPUとデータ転送で
きる状態になつたことを割込にて報告する場合で
ある。 まず第１の場合であるが、CPU５１より入出
力装置７９に起動命令が発行されたとする。命令
はCPUステーシヨン６３に転送され、ここでパ
ラレル情報をシリアル化してフレームとしてＹバ
スループ上に第４図Ａのようなフオーマツトで流
れる。Ｙバスループ上の全てのＩ／Ｏステーシヨ
ン、バスウインドーは常にバスループ上の信号を
監視しており、まずSYNコードをデコードして
自己の制御装置とバスループ上のフオーマツトと
同期をとる。さらに続けておくられてくるアドレ
スフイールドＡ１が自己のアドレスと一致するか
を調べて一致しておれば自己の制御装置に情報を
受けとる準備をさせる。第６図はバスウインドー
の一実施例ブロツク図を表す。本ブロツク図はＸ
バスウインドーもＺバスウインドーも共通であ
る。 第６図において、部品番号と部品名の対応関係
は次の通りである。

【表】

【表】 まず、Ｙバスループ上のＸバスウインドー５９
の動作を考える。上位ループ８０，８１がＹバス
ループ５４、下位ループ８２，８３がＸバスルー
プ５７である。まず上位ループ８０よりSYNフ
イールドがシリアルに送られてくる。これをシリ
アル→パラレル変換器（Ｓ／Ｐ）８４にてパラレ
ルデータになおし１ビツト時間毎に同期コード検
出器（SYN）９０に送る。同期コード検出器９
０によりSYNフイールドが検知されると制御装
置１１５に対してフレーム同期をとるための制御
信号を送る。 第７図は、制御装置１１５の具体的な一実施例
ブロツクである。 第７図において、部品番号と部品名の対応関係
は次の通りである。

【表】

【表】 同期信号２０１は制御装置１１５のループバス
タイミング回路２１２を起動し、続いて来る各々
のフイールドをしかるべき受信レジスタへ入れる
制御信号２２４を発生させる。 次にバスループ８０よりアドレスフイールドＡ
１，Ａ２，Ａ３が順次送られてくるが、その値
は、第４図に示すように、Ｙバスループ上では各
各Ｙ１，Ｘ１，Ｚ１である。それがシリアル→パ
ラレル変換器８４を経て各々Ａ１アドレスレジス
タ９２、Ａ２アドレスレジスタ９４、Ａ３アドレ
スレジスタ１１９にセツトされる。ここでアドレ
ス比較器１０９はＡ１アドレスレジスタ９２の内
容と自己のＹバスループ上のアドレスを記憶して
いる自己アドレスレジスタ１０８の内容を比較し
て一致しておれば、Ｙバスループ上で自分が選ば
れたとして制御装置１１５にアドレス一致信号２
０２を送る。ここで大切なことは、アドレス比較
器１０９は、Ａ１アドレスレジスタ９２の内容の
みを比較していることである。 アドレス一致信号２０２が送られると、制御装
置１１５の割込制御回路（INT）２２２は第７
図に示すように、マイクロプロセツサ（MPU）
２２１に対して割込みをかける。それにより
MPU２２１は以下に記述する処理を行う。 Ａ１〜Ａ３フイールドに続いてＣフイールドが
制御コードレジスタ９７にセツトされると、
MPU２２１がそれを読込みGATE２１７、バス
２２３を介して読み込む。その内容が、入出力装
置の起動である場合は、データハンドリングテー
ブル１１１、割込ハンドリングテーブル１１２、
割込ハンドリングテーブル１１３のアドレスがＡ
２アドレスレジスタ９４とＡ３アドレスレジスタ
１１９の内容を合わせたものになるように、セレ
クタ１１０を切換え、データハンドリングテーブ
ル１１１、割込ハンドリングテーブル１１２の該
当アドレス（この場合、Ｘ１，Ｚ１）に「１」を
立てる。「１」を立てる制御信号は、制御信号発
生器２１４より与えられる。制御信号発生器２１
４の出力２２６はあらゆる部分に接続されている
ので、図面ではそれを省略している。これらのテ
ーブルはバスウインドーより下流の全ての入出力
装置の情報をそのアドレス毎に２つずつもつてい
る。 このメカニズムを第１０図を用いて説明する。 第１０図はデータハンドリングテーブル１１
１、割込ハンドリングテーブル１１２，１１３、
占有制御テーブル１２０、起動制御テーブル１２
１の拡大ブロツク図である。各々のテーブルは１
×Ｎビツト（ＮはサブフイールドＡ２のビツト数
とＡ３のビツト数の和）のICメモリである。 すなわちこれらのテーブルはバスウインドーよ
り下流の全ての入出力装置の情報をそのアドレス
毎に５つずつもつていることになる。 セレクタ１１０は上位ループ８０よりのアドレ
ス指定信号３２３、下位ループよりのアドレス指
定信号３２４を切換えテーブルのアドレス信号３
２２を出力する。テーブルの入力データ３０１〜
３０５、テーブルへのセツト要求信号３０６〜３
１０、セレクタ１１０，１１４の切換え信号３２
５，３２６は全て第７図の制御信号発生器２１４
から出力される制御信号２２６の一部である。従
つてこれらのテーブルの内容の書込み読み出しは
マイクロプロセツサ２２１のソフトウエアで行う
ことができる。 次にDCフイールドが送られてくるが、これは
MPU２２１がバイトカウンタ１１６とデータバ
ツフア９９にセツトする。このとき同時にＡ２ア
ドレスレジスタ９４、Ａ３アドレスレジスタ１１
９、常に内容がゼロであるゼロレジスタ９６の内
容を各々下位バスループに送るフレームのＡ１，
Ａ２，Ａ３フイールドとなるように左シフタ１２
２を介してデータバツフア９９にセツトする。こ
の場合その内容は各々X1，Z1，０である。同様
にＣフイールもデータバツフア９９にセツトす
る。次にDCフイールドに続いて来るＩフイール
ドを１バイトデータバツフア９９に入れるたびに
マイクロプロセツサ２２１はバイトカウンタ１１
６を「１」だけ減算し、「０」になつたらＩフイ
ールドが終了したと考えデータバツフア９９に入
れる動作を止める。そして受信した情報のエラー
チエツクを行つて、その結果を応答コードレジス
タ１０５にセツトし、上位ループ８１にANSフ
イールドと同期してセレクタ１３０を切換え送信
元へ返送する。この場合エラーがない場合は
「０」でなく正常応答コードを返す。尚、エラー
チエツクの詳細については説明を省略する。 次に下位ループに対しては、下位ループ８２に
流れているポーリングコードをシリアル→パラレ
ル変換器８５により信号変換した後、ポーリング
コード検出器８９にて検出し、これを信号線２０
９を介して制御装置１１５に知らせる。制御装置
１１５内では第７図に示すように、ポーリング信
号２０９を受けとると、割込回路２２２により
MPU２２１に割込みがかかり、MPU２２１の制
御によりポーリングコードを下位ループ８３に流
さないで、セレクタ１３１を切換え、パラレル→
シリアル変換器８７を介して上位ループ８０より
うけた情報を下位ループ８３に流す。すなわち同
期コードレジスタ１０４、データバツフア９９、
応答コードレジスタ１０６より、SYN，Ａ１，
Ａ２，Ａ３，Ｃ，DC，Ｉ，ANSフイールドを順
次下位ループ８３に流し出す。このときの下位フ
イールド、すなわちＸバスループのフレーム内容
は第４図Ｂであることがわかる。すなわちＹバス
ループ上のフレームとどこがちがうかというと、
Ａ１，Ａ２，Ａ３フイールドが１フイールド分左
にずれているだけである。すなわちこのことは更
にＺバスウインドーに対しても全く同じ動作が期
待できるわけであり、Ｚバスループ上のフレーム
フオーマツトは第４図Ｃのようになる。さらにＺ
バスウインドーのハンドリングテーブルにもＣフ
イールドが起動命令であるということから該当ア
ドレス（この場合Z1，０）に「１」を立てるこ
とができる。話を元に戻し、Ｘバスウインドー５
９がＸバスループ５７に対しフレームを送り終つ
て、ループを一巡し受信側の応答をともなつて送
信側に帰つてきたことを考える。この場合ANS
フイールドに受信側が正常に受けとつた旨のコー
ドがあれば、送信を完了し、ポーリングコードレ
ジスタ１０７からポーリングコードを下位ループ
８３に送出し、ループを解放する。 次にＩ／Ｏステーシヨンの動作を第８図を用い
て説明する。 第８図において、部品番号と部品名の対応関係
は次の通りである。

【表】 シリアル→パラレル変換器１５０を介してデー
タを受けとり、データバツフア１５８に入れる動
作はバスウインドーが上位ループよりデータを受
けとりデータバツフア９９に入れる動作と同じで
ある。 すなわち、同期コード検出器１５４により、シ
リアルループ１６５の同期コードを検出すると、
制御装置１６７に同期信号２２７を送る。 第９図は制御装置１６７の具体的な一実施例ブ
ロツク図を示すものである。 第９図において部品番号と部品名の対応関係は
次の通りである。

【表】 同期信号２２７によりループタイミング回路２
３６が起動され、ループバスタイミング信号２３
３が出力されることによりループバス上の各各の
フイールドをしかるべきレジスタ１５５〜１５７
へ入れる。次にＡ１フイールドがＡ１アドレスレ
ジスタ１５５にセツトされたとき、コンパレータ
１６１は自己アドレスレジスタ１６０の内容と比
較し一致しておれば制御装置１６７に対してアド
レス一致信号２３２を送る。これにより制御装置
１６７内の割込回路２４２を介してマイクロプロ
セツサ２４１に割込がかかり、制御プログラムが
起動される。マイクロプロセツサ２４１は
GATE２３９，２３８およびBUS２４４を介し
て制御コードレジスタ１５６、バイトカウンタ１
５７の内容を読み込み、CPU５１から入出力装
置７９への情報転送であるということと転送語数
を知る。それに基づきＩフイールドの内容をデー
タバツフア１５８に入れ、その後入出力装置７９
にデータを送る。ここで重要なことは、アドレス
フイールドはＡ１しか参照していないことであ
る。すなわちＡ１フイールドの内容と自己アドレ
スレジスタ１６０の一致をとつて制御装置１６７
が動作する。このことはＩ／Ｏステーシヨンにし
てもバスウインドーにしても自己のアドレスはた
えずＡ１フイールドと比較すればよいことにな
る。すなわちバスループに対して階層構造をと
り、そのアドレスをＡ１，Ａ２，Ａ３と分けて
各々の階層でのバスウインドー、Ｉ／Ｏステーシ
ヨンのアドレスをそのフイールドに入れ、いまま
で述べてきた機構によつて第４図に示すようなフ
レーム遷移を行わしめれば、Ｉ／Ｏステーシヨン
は、Ｙバスループ、Ｘバスループ、Ｚバスループ
のいずれのバスループでも動作可能である。 次に第２の場合を考える。第１の場合によつて
入出力装置７９に起動がかかり、CPU５１に目
的データを送ることを考える。マイクロプロセツ
サ２４１により入出力装置７９よりあらかじめ目
的データをデータバツフア１５８に入れておき、
バスループ１６５よりポーリングコードを待つ。
ポーリングコードをシリアル→パラレル変換器１
５０を通し、ポーリングコード検出器１５３で検
出すると、ポーリング信号２３１が制御装置１６
７に割込む。制御装置１６７では、ポーリング信
号２３１は割込回路２４２に入力しマイクロプロ
セツサ２４１に割込まれる。制御装置１６７はマ
イクロプロセツサ２４１の動作によりセレクタ１
５２を切換え、ポーリングコードの送出を禁止し
て、同期コードレジスタ１６２、自己アドレスレ
ジスタ１６０、ゼロレジスタ１６９、制御コード
レジスタ１７０、バイトカウントレジスタ１７
１、データバツフア１５８、応答コードレジスタ
１６３の内容をパラレル→シリアル変換器１５１
を介し、およびセレクタ１５２を介してバスルー
プ１６６に送出する。このときＺバスループ上の
フレームフオーマツトは第５図Ａのようになつて
いる。ここでレジスタ１５６にセツトされるＣフ
イールドはデータをCPUに送るという意味のコ
ードとなつており、ANSフイールドは「０」と
なつている。ここでＺバスループ上フレームのア
ドレスフイールドＡ１，Ａ２，Ａ３だけに着目す
れば第１の場合と全く同一である。このフレーム
がＺバスウインドー６２に入つていくことを次に
考える。Ｚバスウインドー６２の内部構成は第６
図と同様であり、下位ループ８２（この場合Ｚバ
スループ）からフレームが入力される。 以下、第６図は、Ｚバスウインドー６２の内部
構成として説明する。第１のケースと同様に同期
コード検出器９１で同期コードを検出すると制御
装置１１５に対して同期信号２０８を送る。これ
により第７図に記述されたループバスタイミング
回路２１３が起動され、続いて送られてくる各フ
イールドをしかるべきレジスタに入れるための制
御パルス２２５を発生させる。POL検出器８９
でPOL２０９を検出した時は、マイクロプロセ
ツサ２２１に割込回路２２２を介して割込を入
れ、制御プログラムを起動する。尚マイクロプロ
セツサ２２１はそれぞれ読込みGATE２１６〜
２２０を介して対応するデータを読込むようにな
つている。フレーム同期をとつた後アドレスフイ
ールドＡ１，Ａ２は、Ａ１アドレスレジスタ９
３、Ａ２アドレスレジスタ９５に入る。ここでマ
イクロプロセツセ２２１はデータハンドリングテ
ーブル１１１、割込ハンドリングテーブル１１
２、割込ハンドリングテーブル１１３のアドレス
が、Ａ１アドレスレジスタ９３、Ａ２アドレスレ
ジスタ９５の内容を合わせたもの（この場合Z1，
０。第１の場合によつて該アドレスのデータハン
ドリングテーブルには「１」が立つている）とな
るようにセレクタ１１０を切換える。さらにＣフ
イールドの内容が目的データ転送であることによ
りデータハンドリングテーブルの内容を選択して
「１」が立つているかを見る。ここで「１」が立
つているということは第１の場合においてその入
出力装置にデータ転送（入出力装置→CPU）の
要求を出したということであるから、バスウイン
ドーは下位ループ８２の情報を上位ループ８１に
渡さねばならない。よつてそれを検出したとき
は、下位ループの情報をデータバツフア１００に
入れる。このとき自己アドレスレジスタ１０８、
Ａ１アドレスレジスタ９３、Ａ２アドレスレジス
タ９５が各々、上位バスループ８１に送るフレー
ムのＡ１，Ａ２，Ａ３フイールドとなるように右
シフタ１２３を介してデータバツフア１００にセ
ツトする。この場合その内容は各々X1，Z1，０
である。次に上位ループ８１にフレームを送出す
るわけであるが、ポーリングコードをPOL検出
器８９により検出し、マイクロプロセツサ２２１
の制御により、第５図ＢのようなフオマツトでＸ
バスループにフレームを送出する。そして制御装
置１１５はデータハンドリングテーブル１１１の
該当ビツトをオフする。これはアドレスフイール
ドＡ１，Ａ２，Ａ３だけに着目すれば、第１の場
合の第４図Ｂと同一である。すなわちＺバス上の
フレームとどこがちがうかというと、Ａ１，Ａ
２，Ａ３フイールドが１フイールド分右にずれて
おり、Ａ１フイールドには、Ｚバスウインドーの
Ｘバスループ上のアドレスが入つているだけであ
る。すなわちこのことは更にＸバスウインドーに
対しても全く同じ動作を期待できることであり、
Ｙバスループ上のフレーム構成は、第５図Ｃのよ
うになる。このようにして入出力装置７９より
CPU５１に目的データを転送することができる。
ここにおいてもＩ／Ｏステーシヨン、バスウイン
ドーが自己より発した一巡データを受けとり、
ANSフイールドを調べて正常の場合、バスルー
プにポーリングコードを送つてバスループを解放
する。 次に第３の場合であるが、これは入出力装置７
９よりCPU５１に起動命令に対応する終了割込
をかえす場合である。これは基本的には割込とい
えどもバスループからみると入出力装置から
CPUへの１種の情報転送であり、結論としては
フレーム中のＣフイールドを終了割込であること
を表すコードにセツトし、かつＩフイールドには
割込のリンケージパラメータがセツトされる。動
作としては第２の場合と同じである。ただ１つ異
なる部分はバスウインドー部で、データハンドリ
ングテーブル１１１を見るか、割込ハンドリング
テーブル１１２をみるかということである。目的
データの転送の場合、データハンドリングテーブ
ル１１１を使用したことに対し、終了割込の場合
は、割込ハンドリングテーブル１１２を使用する
ということである。この制御は下位ループから送
られてくるフレーム上のＣフイールドをみて制御
装置１１５が行う。 第４の場合であるが、これは入出力装置７９よ
りCPU５１にリクエスト割込をかける場合であ
る。リクエスト割込とは前述の終了割込とは異な
り、CPUの命令の動きとは無関係に発生する。
この場合は各CPUからどの入出力装置を接続す
るかを表す命令を各入出力装置に対して発行す
る。これは第１の場合においてＣフイールドを入
出力装置を自分に接続する旨のコードにしてフレ
ームをCPUより送出する。この命令はシステム
を立上げたとき、および各CPUと各入出力装置
の接続状態を運転中に切換えたときに発行され
る。この命令が発行されると第１の場合と同様の
動作を行つてフレームが入出力装置に伝わるが、
第１の場合の起動命令とは異なり、バスウインド
ー中のハンドリングテーブルは割込ハンドリング
テーブル１１３の該当ビツトをオンとする。この
ような状態にしておいて、入出力装置よりリクエ
スト割込を発する。この場合Ｃフイールドはリク
エスト割込を意味するコードとしておくと、その
フレームがバスウインドーを通るときに割込ハン
ドリングテーブル１１３を見て「１」が立つてお
ればデータバツフア１００に下位ループからのフ
レームをとりこむ。データハンドリングテーブル
１１１、割込ハンドリングテーブル１１２は下位
ループからのフレームのサービスが終了するとビ
ツトをオフするのに対し、割込ハンドリングテー
ブル１１３はCPUより新たな入出力装置接続命
令がくるまでその状態を変えない。このようにし
てリクエスト割込の場合も、あらかじめプログラ
ムされたCPUへ正しく割込をかけることができ
る。 第４の場合において、たとえばどのCPUも入
出力装置７９を接続する命令を発していないとす
ると、送出されたフレームは何の変化もせずに発
信端に戻つて来ることになる。この場合Ｉ／Ｏス
テーシヨン７２は、ANSフレームを応答コード
判定回路１７２に入れ、それが「０」である場合
は、サービス不可として入出力装置の割込をリセ
ツトする。これにより、接続されない入出力装置
から誤つてリクエスト割込をかけ、それがリセツ
トされないためにバスループに対して無限にリト
ライをかける等のシステム的悪影響を防ぐことが
できる。また割込をリセツトするとき同時に外部
に対して警報を発することも可能である。 最後に第５の場合について説明する。第１の場
合の手順に従い、CPU５１より入出力装置７９
に起動命令が発行されたとする。そのとき、入出
力装置７９がCPU５１に占有された旨を、第６
図の占有制御テーブル１２０に、第３の割込ハン
ドリングテーブルを検索するのと同様な手順で、
占有を示すビツト“１”を立てる。 このとき、CPU５２から同じ入出力装置７９
に起動がかかつたとすると、第１の場合と同じ手
順で占有制御テーブル１２０を検索し、“１”が
立つていれば、占有されている旨のフレームを
CPU５２に返す。それと同時に起動が一時保留
になつたことを、同様の手順で起動制御テーブル
１２１に“１”を立てることで記憶する。 一定時間後、入出力装置７９からの終了割込が
送られてくると、ウインドーはそれを受け、起動
制御テーブル１２１を検索し、“１”が立つてお
れば、占有が解除された旨のフレームを当該
CPU５２に返す。これによりCPU５２は入出力
装置７９との間でデータ転送が可能になつたこと
を知ることができる。 このように、入出力装置番号フイールドのサブ
フイールドは、各階層におけるバス間結合装置、
あるいは入出力装置の番号となり、バス間結合装
置を伝送フレームが通過するたびに１サブフイー
ルド分入出力装置番号フイールドをシフトするの
で、必ず決められたサブフイールドが当該階層に
おけるアドレスになつている。この為、本発明に
よれば、入出力装置ステーシヨンあるいはバス間
結合装置は、伝送フレーム上の入出力装置番号フ
イールドが自分のアドレスと一致しているかをチ
エツクするとき、固定したサブフイールドだけを
見れば良いので論理が簡単になり、マルチコンピ
ユータの高信頼性，高処理性と、信号線数が少な
いというシリアルバスループのメリツトを兼ね備
えたアドレス一致の論理が簡単なマルチコンピユ
ータシステムを提供できる。

【図面の簡単な説明】

第１図は本発明に従つたマルチコンピユータシ
ステムの一実施例構成図、第２図は第１図のシリ
アルバスループ上のフレームフオーマツトの一例
を示す図、第３図はポーリング時のフレームフオ
ーマツトを示す図、第４図は、第１図のCPU→
入出力装置間のフレームフオーマツトの変化を説
明する図、第５図は第１図の入出力装置→CPU
間のフレームフオーマツトの変化を説明する図、
第６図は第１図のバス間結合装置の一実施例ブロ
ツク図、第７図は第６図の制御装置の一実施例ブ
ロツク図、第８図は第１図の入出力装置ステーシ
ヨンの一実施例ブロツク図、第９図は第８図の制
御装置の一実施例ブロツク図である。第１０図は
第６図の各種テーブルの拡大ブロツク図である。 ５１〜５３……データ処理装置、５４〜５６…
…第１階層のシリアルバスループ（Ｙバスルー
プ）、５７……第２階層のシリアルバスループ
（Ｘバスループ）、５８……第３階層のシリアルバ
スループ（Ｚバスループ）、５９〜６２……バス
間結合装置、７３〜７９……入出力装置。

Claims (1)

【特許請求の範囲】
1. １ 複数のループ状に接続されたシリアル転送方
   式のシリアルバスループを有し、該複数のシリア
   ルバスループは、複数の、少なくとも１台のデー
   タ処理装置が接続される第１の階層のシリアルバ
   スループと、該複数の第１の階層のシリアルバス
   ループにそれぞれバス間結合装置を介して接続さ
   れ、且つ少なくとも１台の入出力装置が接続され
   る少なくとも１つの第２の階層のシリアルバスル
   ープを有し、該第２の階層のシリアルバスループ
   に接続された入出力装置は、少なくとも２つの第
   １の階層のシリアルバスループに接続された各デ
   ータ処理装置から、当該第１の階層のシリアルバ
   スループ，バス間結合装置および第２の階層のシ
   リアルバスループを介してアクセス可能になつて
   いるマルチコンピユータシステムにおいて、該デ
   ータ処理装置と入出力装置との間で転送される伝
   送フレームは、少なくともいくつかのサブフイー
   ルドからなる入出力装置番号フイールドを有し、
   該バス間結合装置は、入出力装置番号フイールド
   を１サブフイールド分シフトする手段を有し、該
   伝送フレームが、該バス間結合装置を介して第１
   の階層のシリアルバスループから第２の階層のシ
   リアルバスループへ、或いは第２の階層のシリア
   ルバスループから第１の階層のシリアルバスルー
   プに伝送されるとき該入出力装置番号フイールド
   を１サブフイールドだけ左或いは右にシフトする
   ようにしていることを特徴とする複数のシリアル
   バスループを有するマルチコンピユータシステ
   ム。