JPS61202254A - 記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は５ＥＣ−ＤＢＤ符号を有する記憶装置に関し、
特に読出しエラーチェック回路および訂正回路の診断に
関する。

（従来の技術） 第２図は、従来技術による記憶装置の一例を示すブロッ
ク図である。第２図において、１゜５．９はそれぞれデ
ータレジスタ、２はチェツクビット生成回路、３はチェ
ックビット発生禁止レジスタ、４はメモリマトリクス回
路、６はシンドローム生成回路、７はデコーダ、８は訂
正回路、１０はエラーチェック回路である。

第２図において、１ビットエラーのチェック回路１０と
訂正回路８とをプログラムによって診断する場合には次
のように動作する。まず、チェックビット発生禁止レジ
スタ３を＠１”にセットし、データを書込む時にチェッ
クビットがすべて＠０”になるようにする。例えば、信
号線１２上の８ビツトのデータを＠１０００００００″
としてメモリマトリクス回路４へ書込む。

チェックビットの生成が第３図の８ＥＣ−ＤＥＤ符号に
従うものとすると、信号線１４上のチェックビットは＠
１１１００”である。しかし、チェックビット発生禁止
レジスタ３の内容が＠１＃であるため、信号線１４上の
チェックビットはすべて＠０”である。次に、メモリマ
トリクス回路４から信号線１５上へデータおよびチェッ
クビットを読出！。このとき、データは”１０００ｏｏ
ｏｏ”であり、チェックビットは″０００００”である
ため、信号線１７上のシンドロームは＠１１１００”に
なる。よって、エラーチェック回路１０で１ビットエラ
ーが検出されるとともに、デコーダ７でデータビットＤ
Ｏのビットエラーが解読されて訂正回路８で訂正される
。

従って、信号線２０上のデータのすべてのビットが”Ｏ
＃である。同様に、信号線１２上の書込みデータを＠０
１００００００”、”００１００ｏｏｏ’　、・・・＠
０００００００１”にすることによって、エラーチェッ
ク回路１０ならびに訂正回路８の訂正をすることができ
る。

ところが、メモリマトリクス回路４から信号線１５上に
読出されたデータに１ビットエラーが含まれていると、
訂正不能のエラーが発′生ずる。

例えば、データビットＤ７に１ビットエラーがあるとき
、データビットＤＯのエラーチェック回路１０ならびに
訂正回路８の診断を行うと、信号線１５上の読出しデー
タおよびチェックビットバー　１００００００１”なら
びに＠０００００ｍである。よって、第３図より信号線
１７上のシンドロームは＠１０００１”となって訂正不
能エラーを検出することができる。

（発明が解決しようとする問題点） ８ＥＣ−ＤＥＣ符号を有する記憶装置の読出しデータエ
ラーチェック回路、あるいは１ビットエラー訂正回路を
診断プログラムによって診断しようとするときには、読
出しデータに１ビットエラーがあるとエラーチェック回
路、あるいは１ビットエラー訂正回路の故障ではないに
もかかわらず、診断テストによってエラーとなってしま
うと云う欠点があった。

本発明の目的は、エラーチェック回路および１ビットエ
ラー訂正回路の診断を除く通常の診断で発生した１ビッ
トエラーのシンドロームを登録しておき、エラーチェッ
ク回路および１ビットエラー訂正回路の診断に際して訂
正不能エラーであれば、訂正不能エラーのシンドローム
と、登録しであるシンドロームとの排他的論理和を求め
、この排他的論理和信号をエラーチェック回路および１
ビットエラー訂正回路のシンドロームとすることにより
上記欠点を解決し、データの１ビットエラーが発生して
いてもエラーチェック回路および１ビットエラー訂正回
路の診断ができるように構成した記憶装置を提供するこ
とにある。

（問題点を解決するための手段） 本発明による記憶装置はシンドローム生成回路と、シン
ドロームレジスタと、エラーチェック回路と、ＡＮＤゲ
ートと、比較回路と、セレクタと、デコーダと、訂正回
路とを具備し、外部演算処理装置からの書込み／読出し
命令に対して書込み／読出し動作を実行し、８ＥＣ−Ｄ
ＥＤ符号を有する読出しデータに１ビットエラーが発生
しているときに、読出しデータの診断テストをエラーチ
ェック回路および訂正回路に対して実行することができ
るように構成したものである。

シンドローム生成回路は、読出しデータとチェックビッ
トとによってシンドロームを生成するためのものである
。

シンドロームレジスタは、シンドローム生成回路から生
成されたシンドロームを登録するためのものである。

エラーチェック回路は、シンドローム生成回路からのシ
ンドロームより読出しデータをチェックするためのもの
である。

ＡＮＤゲートは、エラーチェック回路からの訂正不能エ
ラーとシンドロームレジスタからのシンドロームとの間
で論理積をとるためのものである。

比較回路は、ＡＮＤゲートの出力とシンドローム生成回
路からのシンドロームとを比較して排他的論理和をとる
ためのものである。

セレクタは比較回路の出力か、あるいはシンドローム生
成回路から出力されたシンドロームかを選択するための
ものである。

デコーダは、セレクタによって選択された信号をデコー
ドするためのものである。

訂正回路は、デコーダの出力信号により読出しデータを
訂正するためのものである。

（実施例） 次に、本発明の実施例について図面を参照して詳細に説
明する。

第１図は、本発明による記憶装置の一実施例を示すブロ
ック図である。第１図において、１゜５．９はそれぞれ
データレジスタ、２はチェックビット生成回路、３はチ
ェックビット発生禁止レジスタ、４はメモリマトリクス
回路、６はシンドローム生成回路、７はデコーダ、８は
訂正回路、１０Ｉはエラーチェック回路、２２はセレク
タ、２４はシンドロームレジスタ、２５はＡＮＤゲート
、２６は比較回路である。

以下に第１図、および８ＥＣ−ＤＥＤ符号を示す第３図
を参照して本実施例を詳細に説明する０ 読出しデータのエラーチェック回路１０′および１ビッ
トエラーの訂正回路８の診断より先に、書込み／読出し
動作を実行する。本診断動作で、例えば第３図の８ビツ
トのうち、データＤ７に１ビットエラーがあればシンド
ロームレジスタ２４にシンドローム＠０１１０１”を登
録する。

次に、エラーチェック回路１０’および訂正回路８を診
断する。まず、チェックビット発生禁止レジスタ３を１
１１にセットして、データを書込む時に信号線１４上の
チェックビットがすべて＠０＃になるようにする。例え
ば、信号線１２上の８ビツトのデータを＠１０００００
００”としてメモリマトリクス回路４へ書込む。

次に、メモリマトリクス回路４から信号線１５に送出さ
れたデータおよびチェックピットを読出ず。このとき、
データＤ７に１ビットエラーがあると、データは″１０
０００００１”となり、チェックピットは”ｏｏｏｏｏ
’となる。

よって、信号線１７上のシンドロームは”１０００１″
となってセレクタ２２を介してエラーチェック回路１０
′に入力され、信号線３０上に訂正不能エラー信号を発
生する。信号線３ｏ上の訂正不能エラー信号が′１″で
あると、シンドロームレジスタ２４から信号線３１上ｌ
こ送出されたシンドロームがＡＮＤゲート２５を介して
比較回路に入力され、このシンドロームと信号線１７上
のシンドロームとの排他的論理和か求められる。

すなわち、信号線３１上のシンドロームが′″０１１０
１”であり、信号線１７上のシンドロームが“１０００
１”であるので、比較回路２６から信号線３３上に出力
されるシンドロームは′″１１１００”となる。信号線
お上のシンドロームはセレクタ２２で選択され、エラー
チェック回路１０′およびデコーダ７に入力される。エ
ラーチェック回路１０′では１ビットエラーを検出し、
信号！２１上に１ビツト工ラー信号を発生する。また、
デコーダ７でデータＤｏの１ビットエラーを解読し、訂
正回路８で信号線１６上のデータが訂正され、信号＄２
０上のデータは”ｏｏｏｏｏｏ。

Ｏ“になる。その他のデータビットも同様にして診断す
ることができる。

ここで、上記実施例でデータＤ７がシンドロームレジス
タ２４に登録されていて、エラーチェック回路１０′お
よび訂正回路８の診断のとき、信号線１２上のデータを
＠０００００００１’として書込んだときには、信号線
１７上のシンドロームが″０１１０１”であるため訂正
不能エラー信号も“０”となって信号線３３上のシンド
ロームも”０１１０１″で変化しない。また、信号線１
２上のデータが＠ｏｏｏｏｏｏｏｉ”以外のときでデー
タＤ７に１ビットエラーが発生しないときも、同様に信
号線１７上のシンドロームと信号線３３上のシンドロー
ムとは変うナい。

（発明の効果） 本発明は以上説明したように、５ＢＣ−ＤＥＤ符号を有
し、読出しデータのエラーチェック回路、および訂正回
路の診断を可能にする記憶装置において、エラーチェッ
ク回路および訂正回路の診断テスト時に１ビットエラー
が発生しても、あらかじめ登録しておいたシンドローム
と発生したシンドロームとの排他的論理をとることによ
り、エラーチェック回路および訂正回路の診断が可能に
なり、装置の使用頻変を向上できると云う効果がある。

【図面の簡単な説明】

第１図は、本発明による記憶装置の一実施例を示すブロ
ック図である。第２図は、従来技術による記憶装置の一
例を示すブロック図である。 Ｉ！３図は、記憶装置で使用される８ＥＣ−ＤＥＤ符号
を示す説明図である。 １．５．９・・・データレジスタ ２・・・チェックビット生成回路 ３・・・チェックビット発生禁止レジスタ４・・・メモ
リマトリクス回路 ６・・・シンドローム生成回路 ７・・・デコーダ　　　　　８・・・訂正回路１０．１
０’・・・エラーチェック回路２２・・・セレクタ

Claims (1)

【特許請求の範囲】
1. 読出しデータとチェックビットとによってシンドローム
   を生成するためのシンドローム生成回路と、前記シンド
   ローム生成回路から生成された前記シンドロームを登録
   するためのシンドロームレジスタと、前記シンドローム
   生成回路からの前記シンドロームより読出しデータエラ
   ーをチェックするためのエラーチェック回路と、前記エ
   ラーチェック回路からの訂正不能エラーと前記シンドロ
   ームレジスタからの前記シンドロームとの間で論理積を
   とるためのアンドゲートと、前記アンドゲートの出力と
   前記シンドローム生成回路からの前記シンドロームとを
   比較して排他的論理和をとるための比較回路と、前記比
   較回路の出力か、あるいは前記シンドローム生成回路か
   ら出力された前記シンドロームかを選択するためのセレ
   クタと、前記セレクタによって選択された信号をデコー
   ドするためのデコーダと、前記デコーダの出力信号によ
   り読出しデータを訂正するための訂正回路とを具備し、
   外部演算処理装置からの書込み／読出し命令に対して書
   込み／読出し動作を実行し、ＳＥＣ−ＤＥＤ符号を有す
   る読出しデータに１ビットエラーが発生しているときに
   前記読出しデータの診断テストを前記エラーチェック回
   路および前記訂正回路に対して実行することができるよ
   うに構成したことを特徴とする記憶装置。