JPS61206231A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPS61206231A JPS61206231A JP60047032A JP4703285A JPS61206231A JP S61206231 A JPS61206231 A JP S61206231A JP 60047032 A JP60047032 A JP 60047032A JP 4703285 A JP4703285 A JP 4703285A JP S61206231 A JPS61206231 A JP S61206231A
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- Japan
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- arsenic
- silicon oxide
- oxide film
- silicon substrate
- diffusion layer
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
- H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
- H10P14/63—Formation of materials, e.g. in the shape of layers or pillars of insulating materials characterised by the formation processes
- H10P14/6302—Non-deposition formation processes
- H10P14/6304—Formation by oxidation, e.g. oxidation of the substrate
- H10P14/6306—Formation by oxidation, e.g. oxidation of the substrate of the semiconductor materials
- H10P14/6308—Formation by oxidation, e.g. oxidation of the substrate of the semiconductor materials of Group IV semiconductors
- H10P14/6309—Formation by oxidation, e.g. oxidation of the substrate of the semiconductor materials of Group IV semiconductors of silicon in uncombined form, i.e. pure silicon
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D1/00—Resistors, capacitors or inductors
- H10D1/60—Capacitors
- H10D1/62—Capacitors having potential barriers
- H10D1/66—Conductor-insulator-semiconductor capacitors, e.g. MOS capacitors
-
- H—ELECTRICITY
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- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
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- H10P14/6322—Formation by thermal treatments
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Formation Of Insulating Films (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は半導体装置の製造方法に関し、特にシリコン
基板上面に絶縁破壊の起こしにくいシリコン酸化膜を形
成する方法に関するものである。
基板上面に絶縁破壊の起こしにくいシリコン酸化膜を形
成する方法に関するものである。
［従来の技術］
第４図は従来の半導体装置の構造を示す断面図である。
図において、従来の半導体装置では、シリコン基板１上
面に熱酸化法で形成したシリコン酸化膜３を、電極４（
たとえば、多結晶シリコン電極）とシリコン基板１！！
ｌの絶縁族として使用している（第４図の左側部）。ま
た、シリコン酸化膜３の形成前に、たとえば砒素、ａ、
ボロンなどの不純物拡散層２をシリコン基板１上面に形
成し、この不Ｉ＠物拡散層２上面にシリコン酸化ＷＡ３
を形成し、さらにこのシリコン酸化膜３上面に電極４を
形成することで、シリコン酸化１１３を、ｆ１１極４と
シリコン基板１Ｍまたは電ｌ１ｉ４と不純物拡散層２＠
の絶縁膜として使用し・ている場合もある（第４邑の右
側部）。
面に熱酸化法で形成したシリコン酸化膜３を、電極４（
たとえば、多結晶シリコン電極）とシリコン基板１！！
ｌの絶縁族として使用している（第４図の左側部）。ま
た、シリコン酸化膜３の形成前に、たとえば砒素、ａ、
ボロンなどの不純物拡散層２をシリコン基板１上面に形
成し、この不Ｉ＠物拡散層２上面にシリコン酸化ＷＡ３
を形成し、さらにこのシリコン酸化膜３上面に電極４を
形成することで、シリコン酸化１１３を、ｆ１１極４と
シリコン基板１Ｍまたは電ｌ１ｉ４と不純物拡散層２＠
の絶縁膜として使用し・ている場合もある（第４邑の右
側部）。
熱酸化法で形成したシリコン酸化膜の絶縁破壊電界は約
１０ＭＶ／ｃｍ程度と言われているが、１０ＭＶ／ｃ−
より低い電界に対しても、シリコン酸化膜は電界印加時
間の経過に伴って絶縁破壊を起こす。このように、誘電
体族が電界印加時間の経過に伴って絶縁破壊を起こす減
少をＴＯＤＢ（ｒｉｌｌｅ （）ｅｐｅｎａｅｎｔ
Ｄ １ｅｌｅＯｔｌ”ｌｃ Ｂｒｅａｋｄｏｗｎ：時間
依存性絶縁破壊）という。
１０ＭＶ／ｃｍ程度と言われているが、１０ＭＶ／ｃ−
より低い電界に対しても、シリコン酸化膜は電界印加時
間の経過に伴って絶縁破壊を起こす。このように、誘電
体族が電界印加時間の経過に伴って絶縁破壊を起こす減
少をＴＯＤＢ（ｒｉｌｌｅ （）ｅｐｅｎａｅｎｔ
Ｄ １ｅｌｅＯｔｌ”ｌｃ Ｂｒｅａｋｄｏｗｎ：時間
依存性絶縁破壊）という。
半導体装置の動作時には、電極４とシリコン基板１また
は不純物拡散層２間に一定電界が印加されると、シリコ
ン酸化膜３は電界中にさらされる。
は不純物拡散層２間に一定電界が印加されると、シリコ
ン酸化膜３は電界中にさらされる。
この電界印加によりシリコン酸化膜３がＴＯＤＢを起こ
すと、電極４とシリコン基板１または不純物拡散層２間
が絶縁不良となり、半導体装置の故障となる。
すと、電極４とシリコン基板１または不純物拡散層２間
が絶縁不良となり、半導体装置の故障となる。
［発明が解決しようとする問題点］
従来の半導体装置は、シリコン基板上面に形成した不純
物拡散層を熱酸化して該シリコン基板上面にシリコン酸
化膜を形成し、これを絶縁膜として使用してきたが、上
記不純物拡散層の不純物の種類や濃度と、上記シリコン
酸化膜がＴＯＤＢに至る時間の関係は考慮されておらず
、このため、上記シリコン酸化膜が絶縁破壊を起こすま
での時間が短くなる場合があるという問題点があった。
物拡散層を熱酸化して該シリコン基板上面にシリコン酸
化膜を形成し、これを絶縁膜として使用してきたが、上
記不純物拡散層の不純物の種類や濃度と、上記シリコン
酸化膜がＴＯＤＢに至る時間の関係は考慮されておらず
、このため、上記シリコン酸化膜が絶縁破壊を起こすま
での時間が短くなる場合があるという問題点があった。
この発明は上記のような問題点を解消するため −にな
されたもので、絶縁破壊を起こしにくいシリコン酸化膜
を有する半導体装置の製造方法を提供することを目的と
する。
されたもので、絶縁破壊を起こしにくいシリコン酸化膜
を有する半導体装置の製造方法を提供することを目的と
する。
［問題点を解決するための手段〕
この発明に係る半導体装置の製造方法は、シリコン基板
上面に熱酸化法でシリコン酸化膜を形成する場合におい
て、該シリコン酸化膜の形成前に上記シリコン基板上面
に砒素拡散層を形成し、このとき該砒素拡散層の表面砒
素濃度を５Ｘ１０’８〜５ｘ１Ｑ”ｃｍ−３となるよう
にし、上記砒素拡散層を熱酸化して上記シリコン基板上
面に上記シリコン酸化膜を形成する方法である。
上面に熱酸化法でシリコン酸化膜を形成する場合におい
て、該シリコン酸化膜の形成前に上記シリコン基板上面
に砒素拡散層を形成し、このとき該砒素拡散層の表面砒
素濃度を５Ｘ１０’８〜５ｘ１Ｑ”ｃｍ−３となるよう
にし、上記砒素拡散層を熱酸化して上記シリコン基板上
面に上記シリコン酸化膜を形成する方法である。
［作用］
この発明においては、シリコン基板上面の砒素拡散層の
表面砒素濃度を５Ｘ１０’ ａｍ５×１０１６ ＣＩ
−８と最適化することにより、上記シリコン酸化膜が絶
縁破壊を起こすまでの時間が長くなる。
表面砒素濃度を５Ｘ１０’ ａｍ５×１０１６ ＣＩ
−８と最適化することにより、上記シリコン酸化膜が絶
縁破壊を起こすまでの時間が長くなる。
［実施例］
以下、この発明の実施例を図について説明する。
第１図（ａ）〜（ｄ ）はこの発明の実施例である半導
体装置の製造方法の各工程段階における構造を示す断面
図である。この半導体装置の製造方法について説明する
と、第１図（ａ）において、１は結晶面（１００）で比
抵抗０．５〜１．００ＣＩのｎ形シリコン基板１０であ
り、既存のプロセスを経て、ｎ形シリコン基板１０上面
に選択的にシリコン酸化ｓ５（フィールド酸化膜）を形
成する６次に、ｎ形シリコン基板１０上面に砒素の注入
を、加速電圧５０ＫＶで注入量が０．ｌＸ１０”ｃｓ−
２、５ｘ１０”ａｍ−’、 １ ｘｌＱ”ｃｓ−２、
２Ｘ１０” ＣＩ−２、３ｘ １ Ｑ” ａｍ−
２、４ｘｌ ＱＩ Ｓ ｃ−一２の７通りの条件の場合
について行なう［第１図（ｂ）１．次に、９００℃の酸
素雰囲気でｌＩＰ！Ｊが約３０ＯＡのシリコン酸化膜を
ｎ形シリコン基板１０上面に形成し、１０５０℃の窒素
雰囲気で２０分間熱処理を行なった優、この３００Ａの
シリコン酸化膜を除去すると、第１図（Ｃ）に示すよう
に、ｎ形シリコン基板１０上面に砒素拡散層２０が形成
される。このとき、砒素拡散ｆ１２０の表面砒素濃度を
ＳＩＭＳ（Ｓｅａｏｎｄａｒｙ Ｉ Ｏｎ １ｙｌ
ａｓｓ ５ｐｅｃｔｒｏｓｅｔｒｙ ： ２次イオン質
量分析′＠貨）で測定する。次に、以上と同じ工程を経
た別の砒素拡散層２０を、１０００℃で窒素希釈した酸
素雰囲気で熱酸化し、第１図（ｄ ）に示すように、こ
の砒素拡散層２０上面に膜厚が約１００Ａのシリコン酸
化１１３０を形成する。次に、シリコン酸化１ＩＳ３０
上面に電極となる多結晶シリコン膜４０をＣＶＤ法で形
成した後、既存の写菖製版、エツチン゛グ技術を用いて
バターニングすると第１図（ｄ ＞となる。
体装置の製造方法の各工程段階における構造を示す断面
図である。この半導体装置の製造方法について説明する
と、第１図（ａ）において、１は結晶面（１００）で比
抵抗０．５〜１．００ＣＩのｎ形シリコン基板１０であ
り、既存のプロセスを経て、ｎ形シリコン基板１０上面
に選択的にシリコン酸化ｓ５（フィールド酸化膜）を形
成する６次に、ｎ形シリコン基板１０上面に砒素の注入
を、加速電圧５０ＫＶで注入量が０．ｌＸ１０”ｃｓ−
２、５ｘ１０”ａｍ−’、 １ ｘｌＱ”ｃｓ−２、
２Ｘ１０” ＣＩ−２、３ｘ １ Ｑ” ａｍ−
２、４ｘｌ ＱＩ Ｓ ｃ−一２の７通りの条件の場合
について行なう［第１図（ｂ）１．次に、９００℃の酸
素雰囲気でｌＩＰ！Ｊが約３０ＯＡのシリコン酸化膜を
ｎ形シリコン基板１０上面に形成し、１０５０℃の窒素
雰囲気で２０分間熱処理を行なった優、この３００Ａの
シリコン酸化膜を除去すると、第１図（Ｃ）に示すよう
に、ｎ形シリコン基板１０上面に砒素拡散層２０が形成
される。このとき、砒素拡散ｆ１２０の表面砒素濃度を
ＳＩＭＳ（Ｓｅａｏｎｄａｒｙ Ｉ Ｏｎ １ｙｌ
ａｓｓ ５ｐｅｃｔｒｏｓｅｔｒｙ ： ２次イオン質
量分析′＠貨）で測定する。次に、以上と同じ工程を経
た別の砒素拡散層２０を、１０００℃で窒素希釈した酸
素雰囲気で熱酸化し、第１図（ｄ ）に示すように、こ
の砒素拡散層２０上面に膜厚が約１００Ａのシリコン酸
化１１３０を形成する。次に、シリコン酸化１ＩＳ３０
上面に電極となる多結晶シリコン膜４０をＣＶＤ法で形
成した後、既存の写菖製版、エツチン゛グ技術を用いて
バターニングすると第１図（ｄ ＞となる。
以上の工程を経て形成された各半導体装置において、多
結晶シリコン膜４０とシリコン酸化１１３０とｎ形シリ
コン基板１０からなるＭＯＳキャパシタ（山積は約０．
５１１１１１Ｉ２）の多結晶シリコン−４０とｎ形シリ
コン基板１０Ｉ！Ｉに、９．６ＭＶ／ＣＩの電界を多結
晶シリコン１１１１４０が高電位になるように印加し、
シリコン酸化！１１３０の絶縁破壊の時間依存性を調べ
た。その結果がｆＩ１１２図で、横軸に電界印加時間（
単位二秒）を、縦軸にシリコン酸化膜が絶縁破壊したた
め絶縁不良を起こしたＭＯＳキャパシタの割合（単位二
％）を示し、砒素注入量をパラメータとしている。第２
図Ｅｔ３いて、上述の各条件で形成されたＭ ＯＳキャ
パシタの絶縁不良の割合が全ＭＯＳキャパシタの５０％
に達した時間を求めてこれを縦軸にとり、前述のように
Ｓ ＩＭＳを用いて測定した表面砒素８１度を横軸にと
りプロットしたグラフを第３図に示す。砒素注入最を０
として形成したＭＯＳキャパシタの絶縁不良の割合が全
ＭＯＳキャパシタの５０％に達した時間は、第３図中に
矢印で示されており、この時間は、表面砒素濃度が５Ｘ
１０１９ｃｍ−’のＭＯＳキャパシタの絶縁不良の割合
が全ＭＯＳキャパシタの５０％に達した時間に匹敵して
いる。
結晶シリコン膜４０とシリコン酸化１１３０とｎ形シリ
コン基板１０からなるＭＯＳキャパシタ（山積は約０．
５１１１１１Ｉ２）の多結晶シリコン−４０とｎ形シリ
コン基板１０Ｉ！Ｉに、９．６ＭＶ／ＣＩの電界を多結
晶シリコン１１１１４０が高電位になるように印加し、
シリコン酸化！１１３０の絶縁破壊の時間依存性を調べ
た。その結果がｆＩ１１２図で、横軸に電界印加時間（
単位二秒）を、縦軸にシリコン酸化膜が絶縁破壊したた
め絶縁不良を起こしたＭＯＳキャパシタの割合（単位二
％）を示し、砒素注入量をパラメータとしている。第２
図Ｅｔ３いて、上述の各条件で形成されたＭ ＯＳキャ
パシタの絶縁不良の割合が全ＭＯＳキャパシタの５０％
に達した時間を求めてこれを縦軸にとり、前述のように
Ｓ ＩＭＳを用いて測定した表面砒素８１度を横軸にと
りプロットしたグラフを第３図に示す。砒素注入最を０
として形成したＭＯＳキャパシタの絶縁不良の割合が全
ＭＯＳキャパシタの５０％に達した時間は、第３図中に
矢印で示されており、この時間は、表面砒素濃度が５Ｘ
１０１９ｃｍ−’のＭＯＳキャパシタの絶縁不良の割合
が全ＭＯＳキャパシタの５０％に達した時間に匹敵して
いる。
この図から判るように、ｎ形シリコン基板１０上面に表
面砒素濃度が５Ｘ１０’ ８〜５ Ｘ １０１９Ｃ１ｌ
ｌ−’の砒素拡散層２０を形成し、この砒素拡散層２０
を熱酸化して形成したシリコン酸化１１３０は、ｎ形シ
リコン基板１０上面に砒素拡散層２０を形成せずに、こ
のｎ形シリコン基板１０を熱酸化して形成したシリコン
酸化膜と比べて一定電圧下で絶縁破壊を起こすまでの時
間が長く、したがって絶縁破壊を起こしにくい。また、
上記の表面砒素濃度が５Ｘ１０’８〜５Ｘ１０” ｃｍ
−□の場合のシリコン酸化１１３０は、表面砒素濃度が
５Ｘ１０Ｉ９ｃａ＋−’より高い砒素拡散層２０゛を熱
酸化して形成したシリコン酸化Ｉｌｌ ３０と比べて一
定電界下で絶縁破壊を起こすまでの時間が長く、したが
〕で絶絶縁環を起こしにくい。このため、上記の表面砒
素濃度が５Ｘ１０１８・〜５ｘ１０”ＣＩ−’の場合の
シリコン酸化膜３０をゲート絶縁膜とするトＡ ＯＳ主
１１バシタは、他のＭＯＳキャパシタより高い信領性を
有する。
面砒素濃度が５Ｘ１０’ ８〜５ Ｘ １０１９Ｃ１ｌ
ｌ−’の砒素拡散層２０を形成し、この砒素拡散層２０
を熱酸化して形成したシリコン酸化１１３０は、ｎ形シ
リコン基板１０上面に砒素拡散層２０を形成せずに、こ
のｎ形シリコン基板１０を熱酸化して形成したシリコン
酸化膜と比べて一定電圧下で絶縁破壊を起こすまでの時
間が長く、したがって絶縁破壊を起こしにくい。また、
上記の表面砒素濃度が５Ｘ１０’８〜５Ｘ１０” ｃｍ
−□の場合のシリコン酸化１１３０は、表面砒素濃度が
５Ｘ１０Ｉ９ｃａ＋−’より高い砒素拡散層２０゛を熱
酸化して形成したシリコン酸化Ｉｌｌ ３０と比べて一
定電界下で絶縁破壊を起こすまでの時間が長く、したが
〕で絶絶縁環を起こしにくい。このため、上記の表面砒
素濃度が５Ｘ１０１８・〜５ｘ１０”ＣＩ−’の場合の
シリコン酸化膜３０をゲート絶縁膜とするトＡ ＯＳ主
１１バシタは、他のＭＯＳキャパシタより高い信領性を
有する。
［発明の効果〕
以上のようにこの発明によれば、シリコン基板上面に砒
素拡＠層を形成し、このとき該砒素拡散層の表面砒素濃
度を５Ｘ１０’８〜５Ｘ１０”Ｃ「３となるようにし、
上記砒素拡散層を熱酸化して上記シリコン基板上面にシ
リコン酸化膜を形成するので、上記シリコン基板上面の
上記砒素拡散層の表面砒素濃度が最適化され、絶縁破壊
を起こしにくいシリコン酸化膜を有する半導体装置の製
造が可能となり、このため故障を起こしにくい高信頼性
の半導体装置を得ることができる。
素拡＠層を形成し、このとき該砒素拡散層の表面砒素濃
度を５Ｘ１０’８〜５Ｘ１０”Ｃ「３となるようにし、
上記砒素拡散層を熱酸化して上記シリコン基板上面にシ
リコン酸化膜を形成するので、上記シリコン基板上面の
上記砒素拡散層の表面砒素濃度が最適化され、絶縁破壊
を起こしにくいシリコン酸化膜を有する半導体装置の製
造が可能となり、このため故障を起こしにくい高信頼性
の半導体装置を得ることができる。
第１図（ａ ）〜（ｄ）はこの発明の実施例である半導
体装置の製造方法の各工程段階における構造を示す断面
図である。 第２図は一定電界下で絶縁不良を起こしたＭＯＳキャパ
シタの割合を電界印加時間に対してプロットしたグラフ
である。 第３図は５０％のＭＯＳキャパシタが絶縁不良を起こし
た時間を砒素拡散層表面での砒素濃度に対してプロット
したグラフである。 第４図は従来の半導体装置の構造を示す断面図である。 図において、１はシリコン基板、１０はｎ形シリコン基
板、２は不純物拡散層、２０は砒素拡散層、３．３０は
シリコン酸化膜、４は電極、４０は多結晶シリコン膜（
電極）、５はシリコン酸化膜（フィールド酸化膜）であ
る。 なお、各図中同一符号は同一または相当部分を示す。 代 理 人 大 岩 増 雄第１図 ５： シリコ〉酸イヒ巳徴 １ｏ：ｎ形＞リコ〉慕渾
巨硅秦り苓藺含赳二り賠 ＭＯＳキヤｊでジター１合 （ａム
）第３図 ４醐鴫表面２噛社七訪
体装置の製造方法の各工程段階における構造を示す断面
図である。 第２図は一定電界下で絶縁不良を起こしたＭＯＳキャパ
シタの割合を電界印加時間に対してプロットしたグラフ
である。 第３図は５０％のＭＯＳキャパシタが絶縁不良を起こし
た時間を砒素拡散層表面での砒素濃度に対してプロット
したグラフである。 第４図は従来の半導体装置の構造を示す断面図である。 図において、１はシリコン基板、１０はｎ形シリコン基
板、２は不純物拡散層、２０は砒素拡散層、３．３０は
シリコン酸化膜、４は電極、４０は多結晶シリコン膜（
電極）、５はシリコン酸化膜（フィールド酸化膜）であ
る。 なお、各図中同一符号は同一または相当部分を示す。 代 理 人 大 岩 増 雄第１図 ５： シリコ〉酸イヒ巳徴 １ｏ：ｎ形＞リコ〉慕渾
巨硅秦り苓藺含赳二り賠 ＭＯＳキヤｊでジター１合 （ａム
）第３図 ４醐鴫表面２噛社七訪
Claims (1)
- シリコン基板上面に、表面砒素濃度が５×１０＾１＾８
ｃｍ＾−＾３〜５×１０＾１＾９ｃｍ＾−＾３の砒素拡
散層を形成した後、前記表面砒素濃度の前記砒素拡散層
を熱酸化法で酸化して前記シリコン基板上面にシリコン
酸化膜を形成することを特徴とする半導体装置の製造方
法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60047032A JPS61206231A (ja) | 1985-03-08 | 1985-03-08 | 半導体装置およびその製造方法 |
| US06/823,251 US4746377A (en) | 1985-03-08 | 1986-01-28 | Semiconductor device with thermally oxidized insulating and arsenic diffusion layers |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60047032A JPS61206231A (ja) | 1985-03-08 | 1985-03-08 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61206231A true JPS61206231A (ja) | 1986-09-12 |
| JPH039614B2 JPH039614B2 (ja) | 1991-02-08 |
Family
ID=12763833
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60047032A Granted JPS61206231A (ja) | 1985-03-08 | 1985-03-08 | 半導体装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4746377A (ja) |
| JP (1) | JPS61206231A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS644700A (en) * | 1987-06-10 | 1989-01-09 | Albright & Wilson | Liquid detergent composition |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5006480A (en) * | 1988-08-08 | 1991-04-09 | Hughes Aircraft Company | Metal gate capacitor fabricated with a silicon gate MOS process |
| US5464782A (en) * | 1994-07-05 | 1995-11-07 | Industrial Technology Research Institute | Method to ensure isolation between source-drain and gate electrode using self aligned silicidation |
| KR0174313B1 (ko) * | 1994-07-27 | 1999-02-01 | 스기야마 가즈히꼬 | Mos 커패시터와 그 제조방법 |
| US5796671A (en) * | 1996-03-01 | 1998-08-18 | Wahlstrom; Sven E. | Dynamic random access memory |
| JP3161333B2 (ja) * | 1996-07-22 | 2001-04-25 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| US5661051A (en) * | 1996-10-09 | 1997-08-26 | National Science Council | Method for fabricating a polysilicon transistor having a buried-gate structure |
| US6057216A (en) * | 1997-12-09 | 2000-05-02 | International Business Machines Corporation | Low temperature diffusion process for dopant concentration enhancement |
| US6057203A (en) * | 1998-06-19 | 2000-05-02 | Programmable Silicon Solutions | Integrated circuit capacitor |
| US7425736B2 (en) * | 2005-06-07 | 2008-09-16 | United Microelectronics Corp. | Silicon layer with high resistance and fabricating method thereof |
| KR101872786B1 (ko) * | 2012-06-22 | 2018-06-29 | 엘지전자 주식회사 | 태양 전지의 불순물층 형성 방법 및 태양 전지의 제조 방법 |
| TWI571427B (zh) * | 2013-03-08 | 2017-02-21 | 先技股份有限公司 | 訊號增強裝置與訊號增強方法 |
| US9506777B2 (en) | 2013-03-08 | 2016-11-29 | Sagatek Co., Ltd. | Micro-electromechanical apparatus having signal attenuation-proof function, and manufacturing method and signal attenuation-proof method thereof |
| TWI610879B (zh) * | 2015-10-16 | 2018-01-11 | 碩英股份有限公司 | 具有防止訊號衰減功能之微機電裝置及其製造方法與防止訊號衰減的方法 |
| CN114613864A (zh) * | 2020-12-07 | 2022-06-10 | 联华电子股份有限公司 | 金属氧化物半导体电容器及其制作方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5145951B2 (ja) * | 1972-06-07 | 1976-12-06 | ||
| US4183134A (en) * | 1977-02-15 | 1980-01-15 | Westinghouse Electric Corp. | High yield processing for silicon-on-sapphire CMOS integrated circuits |
| US4210689A (en) * | 1977-12-26 | 1980-07-01 | Tokyo Shibaura Denki Kabushiki Kaisha | Method of producing semiconductor devices |
| US4274892A (en) * | 1978-12-14 | 1981-06-23 | Trw Inc. | Dopant diffusion method of making semiconductor products |
| US4329773A (en) * | 1980-12-10 | 1982-05-18 | International Business Machines Corp. | Method of making low leakage shallow junction IGFET devices |
| US4676845A (en) * | 1986-02-18 | 1987-06-30 | Spire Corporation | Passivated deep p/n junction |
-
1985
- 1985-03-08 JP JP60047032A patent/JPS61206231A/ja active Granted
-
1986
- 1986-01-28 US US06/823,251 patent/US4746377A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS644700A (en) * | 1987-06-10 | 1989-01-09 | Albright & Wilson | Liquid detergent composition |
Also Published As
| Publication number | Publication date |
|---|---|
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| US4746377A (en) | 1988-05-24 |
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