JPS61206330U - - Google Patents
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- Publication number
- JPS61206330U JPS61206330U JP8870186U JP8870186U JPS61206330U JP S61206330 U JPS61206330 U JP S61206330U JP 8870186 U JP8870186 U JP 8870186U JP 8870186 U JP8870186 U JP 8870186U JP S61206330 U JPS61206330 U JP S61206330U
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- JP
- Japan
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- tri
- state logic
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- 238000010586 diagram Methods 0.000 description 3
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- Logic Circuits (AREA)
Description
第１図は従来のワイヤード・オア回路の回路構
成図、第２図はこの考案の一実施例を示す回路構
成図、第３図は別の実施例を示す回路構成図であ
る。 ＴＧ１，ＴＧ２…トライステート論理素子、Ｓ
Ｇ１，ＳＧ２…入力信号、ＳＴ１，ＳＴ２…スト
ローブ信号、Ｇ１，Ｇ２…ナンドゲート素子、Ｒ
…抵抗、ＳＬ…信号線。
成図、第２図はこの考案の一実施例を示す回路構
成図、第３図は別の実施例を示す回路構成図であ
る。 ＴＧ１，ＴＧ２…トライステート論理素子、Ｓ
Ｇ１，ＳＧ２…入力信号、ＳＴ１，ＳＴ２…スト
ローブ信号、Ｇ１，Ｇ２…ナンドゲート素子、Ｒ
…抵抗、ＳＬ…信号線。
Claims (1)
- 出力信号線にトライステート論理素子の出力端
を並列接続すると共に、各トライステート論理素
子に対する入力端の有意信号をハイレベルあるい
はローレベルのいづれかに設定し、上記各トライ
ステート論理素子にかかるストローブ信号でその
出力端をハイインピーダンス状態とすることを特
徴とするワイヤード・オア回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8870186U JPS61206330U (ja) | 1986-06-10 | 1986-06-10 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8870186U JPS61206330U (ja) | 1986-06-10 | 1986-06-10 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61206330U true JPS61206330U (ja) | 1986-12-26 |
Family
ID=30642089
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8870186U Pending JPS61206330U (ja) | 1986-06-10 | 1986-06-10 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61206330U (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5161762A (ja) * | 1974-11-27 | 1976-05-28 | Hitachi Ltd |
-
1986
- 1986-06-10 JP JP8870186U patent/JPS61206330U/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5161762A (ja) * | 1974-11-27 | 1976-05-28 | Hitachi Ltd |