JPS61208263A - トランジスタの製造方法 - Google Patents
トランジスタの製造方法Info
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- JPS61208263A JPS61208263A JP60049775A JP4977585A JPS61208263A JP S61208263 A JPS61208263 A JP S61208263A JP 60049775 A JP60049775 A JP 60049775A JP 4977585 A JP4977585 A JP 4977585A JP S61208263 A JPS61208263 A JP S61208263A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/177—Base regions of bipolar transistors, e.g. BJTs or IGBTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D10/00—Bipolar junction transistors [BJT]
- H10D10/40—Vertical BJTs
- H10D10/421—Vertical BJTs having both emitter-base and base-collector junctions ending at the same surface of the body
Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明はトランジスタの製造方法、特にエミッタベース
間耐圧Ｖ１．。を大巾に向上したトランジスタの製造方
法に関する。
間耐圧Ｖ１．。を大巾に向上したトランジスタの製造方
法に関する。
（ロ） 従来の技術
従来より製造されているＮＰＮトランジスタでは■□。
はＩＯＶ以下のものがほとんどである。
高いＶＥ３０を有するトランジスタとしては第４図に示
すＬ Ｅ Ｃ（Ｌｏｗ Ｅｍｉｔｔｅｒ Ｃｏｎｃｅｎ
ｔｒａｔｉｏｎ ）構造のものがすでに製品化されてい
る。例えば２ＳＣ１６３６，２ＳＣ２８７８がこれに該
当する。
すＬ Ｅ Ｃ（Ｌｏｗ Ｅｍｉｔｔｅｒ Ｃｏｎｃｅｎ
ｔｒａｔｉｏｎ ）構造のものがすでに製品化されてい
る。例えば２ＳＣ１６３６，２ＳＣ２８７８がこれに該
当する。
第５図（ハ）に於いて、ＣυはＮ＋型の半導体基板、（
２２１はＮ型の第１エピタキシャル層、儲はＮｕ（７）
第２エピタキシャル層、（２４はＰ＋型のベース領域ト
なる埋め込み層、（ハ）はＰ１型のベースコンタクト領
域、（２６）はＮ１型のエミッタコンタクト領域、（５
）は第２エピタキシャル層（２四表面を被覆する酸化膜
、（２ａｌ ０９）（３０）はコレクタ電極、ベース電
極およびエミッ夕電極である。
２２１はＮ型の第１エピタキシャル層、儲はＮｕ（７）
第２エピタキシャル層、（２４はＰ＋型のベース領域ト
なる埋め込み層、（ハ）はＰ１型のベースコンタクト領
域、（２６）はＮ１型のエミッタコンタクト領域、（５
）は第２エピタキシャル層（２四表面を被覆する酸化膜
、（２ａｌ ０９）（３０）はコレクタ電極、ベース電
極およびエミッ夕電極である。
斯るＬＥＣ構造のトランジスタは埋め込み層（２４１お
よびベースコンタクト領域（ハ）で囲まれた第２エピタ
キシャル層Ｃ３）を低不純物濃度のエミッタ領域として
用いるので、■□。が２５Ｖという高い■□。
よびベースコンタクト領域（ハ）で囲まれた第２エピタ
キシャル層Ｃ３）を低不純物濃度のエミッタ領域として
用いるので、■□。が２５Ｖという高い■□。
を有するトランジスタが得られる。第６図はこのＬＥＣ
構造のトランジスタの不純物プロファイルを示し、ベー
ス領域（財）を高不純物濃度に設定するとともにエミッ
タ領域を低不純物濃度に設定して〜・る。
構造のトランジスタの不純物プロファイルを示し、ベー
ス領域（財）を高不純物濃度に設定するとともにエミッ
タ領域を低不純物濃度に設定して〜・る。
斯るＬＥＣ構造を有するトランジスタは第５図（イ）乃
至第５図（／→に示される様に製造される。すなわち第
５図（イ）に示す如く、Ｎ＋型半導体基板Ｃυ表面にＮ
−Ｗの第１エピタキシャル層（２）を積層し、第１エピ
タキシャル層（２２表面にＰ＋型の埋め込み層ｃ！４）
を拡散する。次に第５図（ロ）に示す如く、第１エピタ
キシャル層ｅり表面にＮ−型の第２エピタキシャル層の
を積層する。更に第５図（ハ）に示す如く、第２エピタ
キシャル層（ハ）表面から埋め込み層（２４に到達する
ＰＩＪのベースコンタクト領域（ハ）を拡散して第２エ
ピタキシャル層（２３１を区画して低不純物濃度のエミ
ッタ領域Ｃ３１１を形成し、このエミッタ領域ｃ３１）
表面にはＮ＋型のエミッタコンタクト領域四を拡散する
。基板（２υ、ベースコンタクト領域−およびエミッタ
コンタクト領域■には夫々コレクタ電極（ハ）、ベース
電極＠およびエミクタ電極艶を形成している。
至第５図（／→に示される様に製造される。すなわち第
５図（イ）に示す如く、Ｎ＋型半導体基板Ｃυ表面にＮ
−Ｗの第１エピタキシャル層（２）を積層し、第１エピ
タキシャル層（２２表面にＰ＋型の埋め込み層ｃ！４）
を拡散する。次に第５図（ロ）に示す如く、第１エピタ
キシャル層ｅり表面にＮ−型の第２エピタキシャル層の
を積層する。更に第５図（ハ）に示す如く、第２エピタ
キシャル層（ハ）表面から埋め込み層（２４に到達する
ＰＩＪのベースコンタクト領域（ハ）を拡散して第２エ
ピタキシャル層（２３１を区画して低不純物濃度のエミ
ッタ領域Ｃ３１１を形成し、このエミッタ領域ｃ３１）
表面にはＮ＋型のエミッタコンタクト領域四を拡散する
。基板（２υ、ベースコンタクト領域−およびエミッタ
コンタクト領域■には夫々コレクタ電極（ハ）、ベース
電極＠およびエミクタ電極艶を形成している。
（ハ） 発明が解決しようとする問題点しかしながら斯
上したＬＥＣ構造のトランジスタの製造に際しては、第
１および第２エピタキシャル層四＠を形成するために２
度のエピタキシャル工程を必要とし、製造工程が複雑化
して量産に適さない欠点がある。
上したＬＥＣ構造のトランジスタの製造に際しては、第
１および第２エピタキシャル層四＠を形成するために２
度のエピタキシャル工程を必要とし、製造工程が複雑化
して量産に適さない欠点がある。
またベースコンタクト領域（ハ）を第２エピタキシャル
層（ハ）を貫通して設けているので横方向の拡散も考慮
しな（てはならず、ベースコンタクト領域［有］の外周
で区画されるベース面積Ａ、に比べて実質的に−１：ミ
クタ領域ＯＩ）となる第２エピタキシャル層（ハ）の外
周で区画されるエミッタ面積Ａ８０割合を大きくできな
いのでエミッタ領域を大きく取れずコレクタ電流を増大
できない欠点もあった。
層（ハ）を貫通して設けているので横方向の拡散も考慮
しな（てはならず、ベースコンタクト領域［有］の外周
で区画されるベース面積Ａ、に比べて実質的に−１：ミ
クタ領域ＯＩ）となる第２エピタキシャル層（ハ）の外
周で区画されるエミッタ面積Ａ８０割合を大きくできな
いのでエミッタ領域を大きく取れずコレクタ電流を増大
できない欠点もあった。
に）問題点を解決するための手段
本発明は断点に鑑みてなされ、ベース領域（６）を低不
純物濃度のイオン注入層で形成することによりＶＥ３０
の高いトランジスタを簡便な方法で実現するものである
。
純物濃度のイオン注入層で形成することによりＶＥ３０
の高いトランジスタを簡便な方法で実現するものである
。
（ホ） 作用
本発明ではベース領域（６）を低不純物濃度に設定して
いるのでエピタキシャル層（２）は１回で済むのである
。
いるのでエピタキシャル層（２）は１回で済むのである
。
（へ）実施例
本発明の一実施例を第１図（イ）乃至第１図（ホ）を参
照して詳述する。
照して詳述する。
本発明の第１の工程は一導電屋で高不純物濃度の半導体
基板（１）上に同導電型で低不純物濃度のエピタキシャ
ル層（２）を積層することにある（第１図（イ））。
基板（１）上に同導電型で低不純物濃度のエピタキシャ
ル層（２）を積層することにある（第１図（イ））。
本工程ではＮ＋型のシリコン半導体基板（１）上に不純
物濃度が４ｘｌＯｃｍ 程度の低不純物濃度のエピタ
キシャル層（２）を成長させる。エピタキシャル層（２
）は約１０μｍ厚に形成され、実質的にコレクタ領域（
３）を形成している。
物濃度が４ｘｌＯｃｍ 程度の低不純物濃度のエピタ
キシャル層（２）を成長させる。エピタキシャル層（２
）は約１０μｍ厚に形成され、実質的にコレクタ領域（
３）を形成している。
本発明の第２の工程はエピタキシャル層（２）表面から
予定の領域に逆導電型で高不純物濃度のベースコンタク
ト領域（４）を拡散することにある（第１図（ロ））。
予定の領域に逆導電型で高不純物濃度のベースコンタク
ト領域（４）を拡散することにある（第１図（ロ））。
本工程ではエピタキシャル層（２）表面を被［ｊる酸化
膜（５）に周知のホトエツチング技術によりベースコン
タクト領域（４）を拡散する領域に拡散孔を設ケ、ホロ
ンを拡散してＰ“型のベースコンタクト領域（４）を形
成する。
膜（５）に周知のホトエツチング技術によりベースコン
タクト領域（４）を拡散する領域に拡散孔を設ケ、ホロ
ンを拡散してＰ“型のベースコンタクト領域（４）を形
成する。
本発明の第３の工程はエピタキシャル層＋２１表面から
七〇周端なベースコンタクト領域（４）に重量して一導
電凰を与える不純物をイオン注入し、所定のエミッタベ
ース間耐圧Ｖ。。を有する注入量の低不純物濃度のベー
ス領域（６）を形成することにある（第１図（ハ））。
七〇周端なベースコンタクト領域（４）に重量して一導
電凰を与える不純物をイオン注入し、所定のエミッタベ
ース間耐圧Ｖ。。を有する注入量の低不純物濃度のベー
ス領域（６）を形成することにある（第１図（ハ））。
本工程は本発明の特徴とするものであり、エピタキシャ
ル層（２）表面の酸化膜（５）をマスクとして予定ノベ
ース領域（６）にボロンをイオン注入して表面不純物濃
度が８×１０１５ＣｒｒＬ□“２ と低不純物濃度のベ
ース領域（６）を形成することにある。第３図に示す如
く、ベース領域（６）の不純物濃度はＶｍｓｏと相関関
係を有し、所定の■□０を得る様にボロンの注入量を決
定する。本実施例ではボロンのイオン注入を加速電圧５
０ＫｅＶでドーズ量４，８Ｘ１０ｃｍ で行い、Ｖｇ
ｓ。を３２Ｖに設定している。ベース領域（６）の周
端はベースコンタクト領域（４）と重畳して形成され、
ベースコレクタ接合の表面端部での反転を防止してＶｃ
ｓ。耐圧特性のソフト化とＩＣＩ。増大を抑制してい
る。
ル層（２）表面の酸化膜（５）をマスクとして予定ノベ
ース領域（６）にボロンをイオン注入して表面不純物濃
度が８×１０１５ＣｒｒＬ□“２ と低不純物濃度のベ
ース領域（６）を形成することにある。第３図に示す如
く、ベース領域（６）の不純物濃度はＶｍｓｏと相関関
係を有し、所定の■□０を得る様にボロンの注入量を決
定する。本実施例ではボロンのイオン注入を加速電圧５
０ＫｅＶでドーズ量４，８Ｘ１０ｃｍ で行い、Ｖｇ
ｓ。を３２Ｖに設定している。ベース領域（６）の周
端はベースコンタクト領域（４）と重畳して形成され、
ベースコレクタ接合の表面端部での反転を防止してＶｃ
ｓ。耐圧特性のソフト化とＩＣＩ。増大を抑制してい
る。
本発明の第４の工程はエピタキシャル層（２）の予定の
エミッタ領域（７）を露出した後一導電型を与える不純
物を付着しその表面を安定化膜（８）で被覆してエミッ
タ拡散を行うことにある（ＩＥＩ図に））。
エミッタ領域（７）を露出した後一導電型を与える不純
物を付着しその表面を安定化膜（８）で被覆してエミッ
タ拡散を行うことにある（ＩＥＩ図に））。
本工程ではエピタキシャル層（２）表面の酸化膜（５）
をホトエツチングしてエミッタ領域（７）の拡散孔を形
成し、リンドープしたＣＶＤ酸化膜５０００Ａとノンド
ープＣＶＤ酸化膜を積層したデポジション膜（９）を付
着し、更にその表面を安定化膜（８）で被覆する。安定
化膜（８）としてはシリコン窒化膜を用い、減圧ＣＶＤ
法で約６００Ａ厚圧デポジシヨンする。その後リン拡散
を行い、デポジション膜（９）よりリン拡散してＮ＋型
のエミッタ領域（７）を形成している。
をホトエツチングしてエミッタ領域（７）の拡散孔を形
成し、リンドープしたＣＶＤ酸化膜５０００Ａとノンド
ープＣＶＤ酸化膜を積層したデポジション膜（９）を付
着し、更にその表面を安定化膜（８）で被覆する。安定
化膜（８）としてはシリコン窒化膜を用い、減圧ＣＶＤ
法で約６００Ａ厚圧デポジシヨンする。その後リン拡散
を行い、デポジション膜（９）よりリン拡散してＮ＋型
のエミッタ領域（７）を形成している。
本工程て於いて安定化膜（８）となるシリコン窒化膜は
７００℃と高温で減圧ＣＶＤ法により付着され、グレン
サイズの小さい緻密なＳＩ３Ｎ４を形成して不純物汚染
からのマスク作用を高めて（・る。この安定化膜（８）
はリン拡散中にエミッタベース接合上の酸化膜（５）ｆ
９）を被覆し、拡散工程でこの酸化膜＋５）ｆ９１中に
可動イオン（ナトリウムイオン等）で汚染されることか
ら保護している。
７００℃と高温で減圧ＣＶＤ法により付着され、グレン
サイズの小さい緻密なＳＩ３Ｎ４を形成して不純物汚染
からのマスク作用を高めて（・る。この安定化膜（８）
はリン拡散中にエミッタベース接合上の酸化膜（５）ｆ
９）を被覆し、拡散工程でこの酸化膜＋５）ｆ９１中に
可動イオン（ナトリウムイオン等）で汚染されることか
ら保護している。
本発明の最終工程は安定化膜（８）を少くともエミッタ
ベース接合上の絶縁膜＋５）ｆ９）上に残存させること
にある（第１図（ホ））。
ベース接合上の絶縁膜＋５）ｆ９）上に残存させること
にある（第１図（ホ））。
本工程では安定化膜（８）であるシリコン窒化膜をエツ
チングして少くともコンタクト孔を形成する部分は除去
する。そして少くともエミッタベース接合上にはそのま
まシリコン窒化膜（８）を残存させて、完成後も外部か
らの汚染を防止してエミッタベース接合上の酸化膜（５
１（９１を安定に保ち、エミッタベース接合の表面端部
での反転を防止してエミッタ遮断電流工。。の増大とｈ
Ｆｌの低下を除去している。
チングして少くともコンタクト孔を形成する部分は除去
する。そして少くともエミッタベース接合上にはそのま
まシリコン窒化膜（８）を残存させて、完成後も外部か
らの汚染を防止してエミッタベース接合上の酸化膜（５
１（９１を安定に保ち、エミッタベース接合の表面端部
での反転を防止してエミッタ遮断電流工。。の増大とｈ
Ｆｌの低下を除去している。
更に本工程では酸化膜（５）（９１にコンタクト孔を形
成し、ベースコンタクト領域（４）およびエミッタ領域
（７）Ｋオーミックコンタクトしたベース電極ａｏｌお
よびエミッタ電極圓を設け、半導体基板（１）の裏面に
はコレクタ電極（１ｚを設けている。
成し、ベースコンタクト領域（４）およびエミッタ領域
（７）Ｋオーミックコンタクトしたベース電極ａｏｌお
よびエミッタ電極圓を設け、半導体基板（１）の裏面に
はコレクタ電極（１ｚを設けている。
所出した本発明のトランジスタではベース領域（６）を
低不純物濃度にすることで高い丸、。を実現している。
低不純物濃度にすることで高い丸、。を実現している。
本発明のトランジスタでは第４図から明らかな様に、同
一ペレットサイズの従来のＬＥＣ構造のトランジスタに
比較してベース面積（人、）とエミッタ面積（Ａ、）の
比を約２倍以上にでき、エミッタ領域（７）を大巾に増
大できるので、最大コレクタ電流を約１０倍以上に向上
できる。また本発明のトランジスタではエピタキシャル
層（２）の厚みを従来のＬＥＣ構造のトランジスタの第
１および第２エピタキシャル層２２）（ハ）の厚み約２
０μｍより半分程度だ薄く形成でき、ベース領域（６）
の不純物濃度も低いので、逆βを高く設定でき逆トラン
ジスタの特性を向上できる。従ってミューティング回路
等に用いる場合に要求される逆トランジスタ特性も十分
圧満足できる。
一ペレットサイズの従来のＬＥＣ構造のトランジスタに
比較してベース面積（人、）とエミッタ面積（Ａ、）の
比を約２倍以上にでき、エミッタ領域（７）を大巾に増
大できるので、最大コレクタ電流を約１０倍以上に向上
できる。また本発明のトランジスタではエピタキシャル
層（２）の厚みを従来のＬＥＣ構造のトランジスタの第
１および第２エピタキシャル層２２）（ハ）の厚み約２
０μｍより半分程度だ薄く形成でき、ベース領域（６）
の不純物濃度も低いので、逆βを高く設定でき逆トラン
ジスタの特性を向上できる。従ってミューティング回路
等に用いる場合に要求される逆トランジスタ特性も十分
圧満足できる。
（ト） 発明の効果
本発明に依ればベース領域（６）を低不純物濃度に設定
することによりエピタキシャル層（２）を１回のエピタ
キシャル工程で実現でき、極めて簡便にＶＥ３０の高い
トランジスタを量産できる。
することによりエピタキシャル層（２）を１回のエピタ
キシャル工程で実現でき、極めて簡便にＶＥ３０の高い
トランジスタを量産できる。
また本発明では安定化膜（８）でトランジスタ表面を被
覆しているので素子の信頼性が向上できる。
覆しているので素子の信頼性が向上できる。
更に本発明ではベース面積に対してエミッタ面積を大き
く形成できるので、同一コレクタ電流を得るには従来の
ＬＥＣ構造に対して小さいペレットサイズで実現でき、
ウニノ・−当りの収率な大巾に向上できる。
く形成できるので、同一コレクタ電流を得るには従来の
ＬＥＣ構造に対して小さいペレットサイズで実現でき、
ウニノ・−当りの収率な大巾に向上できる。
第１図イ）乃至第１図（ホ）は本発明に依るトランジス
タの製造方法を説明する断面図、第２図は本発明のトラ
ンジスタの不純物プロファイルを説明する特性図、第３
図は本発明に於けるボロン注大量とＶｏ。どの相関を説
明する特性図、第４図は本発明と従来のトランジスタの
特性を比較する図、第５図（イ）乃至第５図Ｅ−１は従
来のＬＥＣ構造のトランジスタの製造方法を説明する断
面図、第６図は従来のＬＥＣ構造のトランジスタの不純
物プロファイルを説明する特性図である。 主な図番の説明 （１）は半導体基板、（２）はエピタキシャル層、（４
）はベースコンタクト領域、（６）はベース領域、（７
）バー１−ミッタ領域、（８）は安定化膜である。 出願人 三洋電機株式会社 外１名 代理人 弁理士 佐 野 静 夫 第１図ξイ１ ３ ゛ 第１図（ロ） 第１図（−） 第２図 ４ １ご（μｍ） ＶＥｅＯ（Ｖ） ω 第５図（ロ） 第 ５図 （ハ） 運３
タの製造方法を説明する断面図、第２図は本発明のトラ
ンジスタの不純物プロファイルを説明する特性図、第３
図は本発明に於けるボロン注大量とＶｏ。どの相関を説
明する特性図、第４図は本発明と従来のトランジスタの
特性を比較する図、第５図（イ）乃至第５図Ｅ−１は従
来のＬＥＣ構造のトランジスタの製造方法を説明する断
面図、第６図は従来のＬＥＣ構造のトランジスタの不純
物プロファイルを説明する特性図である。 主な図番の説明 （１）は半導体基板、（２）はエピタキシャル層、（４
）はベースコンタクト領域、（６）はベース領域、（７
）バー１−ミッタ領域、（８）は安定化膜である。 出願人 三洋電機株式会社 外１名 代理人 弁理士 佐 野 静 夫 第１図ξイ１ ３ ゛ 第１図（ロ） 第１図（−） 第２図 ４ １ご（μｍ） ＶＥｅＯ（Ｖ） ω 第５図（ロ） 第 ５図 （ハ） 運３
Claims (1)
- （１）一導電型で高不純物濃度の半導体基板上に同導電
型で低不純物濃度のエピタキシャル層を積層する工程と
、 前記エピタキシャル層表面から予定の領域に逆導電型で
高不純物濃度のベースコンタクト領域を拡散する工程と
、 前記エピタキシャル層表面からその周端を前記ベースコ
ンタクト領域に重畳して一導電型を与える不純物をイオ
ン注入し所定のエミッタベース間耐圧Ｖ＿Ｅ＿３＿０を
有する注入量の低不純物濃度のベース領域を形成する工
程と、 前記エピタキシャル層の予定のエミッタ領域を露出した
後一導電型を与える不純物を付着しその表面を安定化膜
で被覆してエミッタ拡散を行う工程と、 前記安定化膜を少くともエミッタベース接合上の絶縁膜
上に残存させる工程とを具備するトランジスタの製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60049775A JPS61208263A (ja) | 1985-03-13 | 1985-03-13 | トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60049775A JPS61208263A (ja) | 1985-03-13 | 1985-03-13 | トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61208263A true JPS61208263A (ja) | 1986-09-16 |
Family
ID=12840542
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60049775A Pending JPS61208263A (ja) | 1985-03-13 | 1985-03-13 | トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61208263A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH025531A (ja) * | 1988-06-24 | 1990-01-10 | Matsushita Electron Corp | 半導体装置の製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5164874A (ja) * | 1974-12-03 | 1976-06-04 | Nippon Electric Co | |
| JPS5534462A (en) * | 1978-08-31 | 1980-03-11 | Matsushita Electric Ind Co Ltd | Method and apparatus for semiconductor |
| JPS58206158A (ja) * | 1982-05-27 | 1983-12-01 | Toshiba Corp | 半導体装置の製造方法 |
-
1985
- 1985-03-13 JP JP60049775A patent/JPS61208263A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5164874A (ja) * | 1974-12-03 | 1976-06-04 | Nippon Electric Co | |
| JPS5534462A (en) * | 1978-08-31 | 1980-03-11 | Matsushita Electric Ind Co Ltd | Method and apparatus for semiconductor |
| JPS58206158A (ja) * | 1982-05-27 | 1983-12-01 | Toshiba Corp | 半導体装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH025531A (ja) * | 1988-06-24 | 1990-01-10 | Matsushita Electron Corp | 半導体装置の製造方法 |
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