JPS62128342A - メモリアクセス制御方式 - Google Patents
メモリアクセス制御方式Info
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- JPS62128342A JPS62128342A JP26886885A JP26886885A JPS62128342A JP S62128342 A JPS62128342 A JP S62128342A JP 26886885 A JP26886885 A JP 26886885A JP 26886885 A JP26886885 A JP 26886885A JP S62128342 A JPS62128342 A JP S62128342A
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- Japan
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- bank
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はベクトルプロセッサのメモリアクセス制御方式
に関し、バス競合のないメモリアクセスを達成しようと
するものである。
に関し、バス競合のないメモリアクセスを達成しようと
するものである。
近年になってベクトルプロセッサに対する要求が高まっ
てきている。これは科学技術分野等において、汎用超大
型コンピュータでは処理できない程の大規模計算の必要
が生じている事に由来する。
てきている。これは科学技術分野等において、汎用超大
型コンピュータでは処理できない程の大規模計算の必要
が生じている事に由来する。
ベクトルプロセッサは大量のベクトルデータを高速に処
理するものであり、そのメモリアクセス機能は高速演算
器とその演算器に大量のデータを供給するための高いス
ループットを持つことが要求される。
理するものであり、そのメモリアクセス機能は高速演算
器とその演算器に大量のデータを供給するための高いス
ループットを持つことが要求される。
ベクトルデータはデータの集まりであり、各ベクトルデ
ータは複数のエレメントと呼ばれるデータよりなる。通
宝のベクトルプロセッサにおいては、１つのベクトルデ
ータはエレメント番号θ〜Ｎ−１のＮ個のエレメントよ
り成り、１つのベクトル命令によってこれらＮ１１ｌの
エレメントが全て同−処理を受けるようにされ、これに
より処理の高速化が図られる。各エレメントは１つの浮
動小数点データ、固定小数点データ、又は論理データで
あることが普通である。
ータは複数のエレメントと呼ばれるデータよりなる。通
宝のベクトルプロセッサにおいては、１つのベクトルデ
ータはエレメント番号θ〜Ｎ−１のＮ個のエレメントよ
り成り、１つのベクトル命令によってこれらＮ１１ｌの
エレメントが全て同−処理を受けるようにされ、これに
より処理の高速化が図られる。各エレメントは１つの浮
動小数点データ、固定小数点データ、又は論理データで
あることが普通である。
ベクトルプロセッサのメモリアクセスは通常の汎用計算
機とは比較できない程のスループットを要求されるが、
そのためにベクトルプロセッサのメモリ制御装置（ＭＣ
Ｕ、メモリアクセスの優先制御をする）には特別の制御
が行なわれているのが普通である。例えば通常の汎用計
算機ではたとえ超大型計算機と顕もＭＣＵでアクセスで
きるリクエスト（要求、ＲＥＱ）は１サイクルにＩＲＥ
Ｑであるが、ベクトルプロセッサにおいてはｌサイクル
に複数のリクエストのアクセスを許しているのが普通で
ある。
機とは比較できない程のスループットを要求されるが、
そのためにベクトルプロセッサのメモリ制御装置（ＭＣ
Ｕ、メモリアクセスの優先制御をする）には特別の制御
が行なわれているのが普通である。例えば通常の汎用計
算機ではたとえ超大型計算機と顕もＭＣＵでアクセスで
きるリクエスト（要求、ＲＥＱ）は１サイクルにＩＲＥ
Ｑであるが、ベクトルプロセッサにおいてはｌサイクル
に複数のリクエストのアクセスを許しているのが普通で
ある。
ｌサイクルに複数のリクエストのアクセスを許すために
は、複数のポートをＭＣＵ内に持つことと、ＭＣＵから
メモリ （ＭＳＵ、メインストレージユニット）に対し
複数のアドレスバス及びデータバスを張る必要がある。
は、複数のポートをＭＣＵ内に持つことと、ＭＣＵから
メモリ （ＭＳＵ、メインストレージユニット）に対し
複数のアドレスバス及びデータバスを張る必要がある。
第２図にその例を示す。
第２図ではＭＣＵ、ＭＳＵ間に８本のパスが張られてい
る。これらはアドレスバスであるが、データバスも図示
しないが同様に各ＭＳＵブロックＭＳ Ｕ ｏ ” Ｍ
Ｓ Ｕ ７に張られる。このメモリＭＳＵはバンク（
Ｂａｎｋ）に分れ、そのｍ１固が１フ゛ロツクとなり、
それが８ブロツクある。各バンクはインタリーブされて
いて、バンク０，１，２．・・・・・・７がブロック０
．１，２．−・・７ （ＭＳＵｏ、ＭＳＵｌ、ＭＳＵ
２．・・・・・・Ｍ Ｓ Ｕ ｔ ）に、バンク８゜９
．１０．・・・・・・１５がブロック０，１，２．・・
・・・・７に、以下同様に置かれる。
る。これらはアドレスバスであるが、データバスも図示
しないが同様に各ＭＳＵブロックＭＳ Ｕ ｏ ” Ｍ
Ｓ Ｕ ７に張られる。このメモリＭＳＵはバンク（
Ｂａｎｋ）に分れ、そのｍ１固が１フ゛ロツクとなり、
それが８ブロツクある。各バンクはインタリーブされて
いて、バンク０，１，２．・・・・・・７がブロック０
．１，２．−・・７ （ＭＳＵｏ、ＭＳＵｌ、ＭＳＵ
２．・・・・・・Ｍ Ｓ Ｕ ｔ ）に、バンク８゜９
．１０．・・・・・・１５がブロック０，１，２．・・
・・・・７に、以下同様に置かれる。
ベタ１−ルプロセツサのメモリアクセス要求は、ポート
と呼ばれるメモリアクセス要求レジスタにセットされ、
メモリアクセスが出来るかどうかの優先制御が行なわれ
る。ポートは１０１−１０４の４つあり（これらをＡ−
Ｄ系とする）、各々にメモリアクセス要求（ＲＥＱＡ−
Ｄ、 これはアドレスを含む）がキュー（ＲＥＱキ二−
Ａ−Ｄ）を作って順次取込まれる。優先制御の結果採用
が決ったアクセス要求ＲＥＱはそのアクセスするアドレ
スによって該当するＭＳＵブロックに接続されているレ
ジスタＭＳＡＲ（メインストレージアドレスレジスタ）
にセットされ、メモリアクセス要求が発信される。例え
ばボー１− Ａの１０１にあるアドレスがＭ Ｓ Ｕ
ｏのバンク０をアクセスするものであると、該ポートの
アドレスはマルチプレクサ１０５によってＭＳＡＨの１
０６にセットされ、Ｍ Ｓ Ｕ ａへ送られる。メモリ
ブロックＭ Ｓ Ｕ ｏに送られたアドレスの一部はパ
ワーゲート１１６により分岐され、各バンクに対してア
クセスするアドレスとなる。該アドレスの残部は該ブロ
ックの各バンク０〜８ｍのいずれかを選択する信号（バ
リッド信号）になる。図示しないがストアデータもアド
レスと同様に各ＭＳＵブロック対応に選択され、当該Ｍ
ＳＵブロックへ送られる。ＭＳＵアクセスにより読み出
されたデータは、選択されたＭＳＵ内バ内タンクＭＳＵ
へ送られる。
と呼ばれるメモリアクセス要求レジスタにセットされ、
メモリアクセスが出来るかどうかの優先制御が行なわれ
る。ポートは１０１−１０４の４つあり（これらをＡ−
Ｄ系とする）、各々にメモリアクセス要求（ＲＥＱＡ−
Ｄ、 これはアドレスを含む）がキュー（ＲＥＱキ二−
Ａ−Ｄ）を作って順次取込まれる。優先制御の結果採用
が決ったアクセス要求ＲＥＱはそのアクセスするアドレ
スによって該当するＭＳＵブロックに接続されているレ
ジスタＭＳＡＲ（メインストレージアドレスレジスタ）
にセットされ、メモリアクセス要求が発信される。例え
ばボー１− Ａの１０１にあるアドレスがＭ Ｓ Ｕ
ｏのバンク０をアクセスするものであると、該ポートの
アドレスはマルチプレクサ１０５によってＭＳＡＨの１
０６にセットされ、Ｍ Ｓ Ｕ ａへ送られる。メモリ
ブロックＭ Ｓ Ｕ ｏに送られたアドレスの一部はパ
ワーゲート１１６により分岐され、各バンクに対してア
クセスするアドレスとなる。該アドレスの残部は該ブロ
ックの各バンク０〜８ｍのいずれかを選択する信号（バ
リッド信号）になる。図示しないがストアデータもアド
レスと同様に各ＭＳＵブロック対応に選択され、当該Ｍ
ＳＵブロックへ送られる。ＭＳＵアクセスにより読み出
されたデータは、選択されたＭＳＵ内バ内タンクＭＳＵ
へ送られる。
このメモリアクセス方式ではアドレスレジスタＭＳＡＲ
（又はバス）で競合が発生し易く、アクセスが遅れる、
アクセス処理量を余り増大できない、という問題がある
。例えばポートへのメモリアクセス要求のアドレスがＭ
Ｓ Ｕ ａのバンク０をアクセスするものであり、ま
たポートＢのメモリアクセス要求のアドレスがＭ Ｓ
Ｕ ｏのバンク８をアクセスするものであると、旧＾Ｒ
１０６でポートＡとポートＢの競合が発生する。このた
めポートＡまたはポートＢのいずれか一方のメモリアク
セス要求はマルチプレクサ１０５での優先処理により１
サイクル遅らされる。こうして、同時に複数のメモリア
クセスを実行できるように構成されていながら、そして
アクセス対象（バンク）はビジーで無いにもかかわらず
、ニジ・イクル遅らされることになり、システムとして
は性能低下をもたらす。
（又はバス）で競合が発生し易く、アクセスが遅れる、
アクセス処理量を余り増大できない、という問題がある
。例えばポートへのメモリアクセス要求のアドレスがＭ
Ｓ Ｕ ａのバンク０をアクセスするものであり、ま
たポートＢのメモリアクセス要求のアドレスがＭ Ｓ
Ｕ ｏのバンク８をアクセスするものであると、旧＾Ｒ
１０６でポートＡとポートＢの競合が発生する。このた
めポートＡまたはポートＢのいずれか一方のメモリアク
セス要求はマルチプレクサ１０５での優先処理により１
サイクル遅らされる。こうして、同時に複数のメモリア
クセスを実行できるように構成されていながら、そして
アクセス対象（バンク）はビジーで無いにもかかわらず
、ニジ・イクル遅らされることになり、システムとして
は性能低下をもたらす。
ベクトルプロセッサのメモリアクセスには■連続アクセ
ス：メモリ上の連続したアドレスに格納されたデータを
次々にアクセスする、■等間隔アクセス二メモリ上の等
間隔で離れたとびとびのアドレスに格納されたデータを
次々にアクセスする、■間隔指定アクセス：間接措定ア
ドレスによってアクセスされるもので、アドレスに規則
性はなく乱数的である、の３つのタイプがある。行列計
算（ヘクトルａ１算）では行の各要素と列の各要素を乗
算するといった処理が現われるが、メモリには行方向く
ラスクスキャン方向）でデータが格納されているとする
と、行方向の各要素を取出すアクセスは上記の■、列方
向の各要素を取出すアクセスは上記の■になる。
ス：メモリ上の連続したアドレスに格納されたデータを
次々にアクセスする、■等間隔アクセス二メモリ上の等
間隔で離れたとびとびのアドレスに格納されたデータを
次々にアクセスする、■間隔指定アクセス：間接措定ア
ドレスによってアクセスされるもので、アドレスに規則
性はなく乱数的である、の３つのタイプがある。行列計
算（ヘクトルａ１算）では行の各要素と列の各要素を乗
算するといった処理が現われるが、メモリには行方向く
ラスクスキャン方向）でデータが格納されているとする
と、行方向の各要素を取出すアクセスは上記の■、列方
向の各要素を取出すアクセスは上記の■になる。
等間隔アクセスで充分に距離が離れているとき、及び間
接１行定アドレスによるアクセスのとき、一連のストア
動作においては、ストアの順序を保証する必要がある。
接１行定アドレスによるアクセスのとき、一連のストア
動作においては、ストアの順序を保証する必要がある。
これは若番のエレメント番号のアドレスと老番のエレメ
ント番号のアドレスが等しい時ストアの順序が異なると
、プログラムの結果が異なるので、これを避けるためで
ある。番号順にアクセスすればこれを避けられる、叩ら
ス１−ア順かに番のアクセスはに＋１番のアクセス以前
に起動されなくてはならない。
ント番号のアドレスが等しい時ストアの順序が異なると
、プログラムの結果が異なるので、これを避けるためで
ある。番号順にアクセスすればこれを避けられる、叩ら
ス１−ア順かに番のアクセスはに＋１番のアクセス以前
に起動されなくてはならない。
アクセス順が０．１，２．・・・・・・のメモリアクセ
ス要求が第３図に示すようにキュー １４０〜１４３お
よびポート１０１〜１０４にセントされたとする。
ス要求が第３図に示すようにキュー １４０〜１４３お
よびポート１０１〜１０４にセントされたとする。
この図でＥＯ，Ｅｌ、Ｅ２． ・・・・・・は該メモリ
アクセス要求を示す（Ｅは前記エレメントを示す）。
アクセス要求を示す（Ｅは前記エレメントを示す）。
ＥＯとＥｌが共にＭ Ｓ Ｕ ｏをアクセスするもので
あると、Ｅｌは起動されず、またＥ２もＥｌが起動しな
いため遅らされる。Ｅ２はＥｌとは異なるＭＳＵブロッ
クをアクセスするものであっても、である。こうして、
アドレスレジスタＭＳＡＲで競合が生じるとアクセスは
遅らされ、順序保証があれば競合しないアクセスまで遅
らされ、性能の著しい低下をもたらす。例えば間接指定
アクセス、ＭＳＵブロックは４個、ポートも４個として
、順序保証が無い（ポート間のアクセスの相互干渉が無
い）とすれば、４つのポートのアクセスが起動できる期
待値Ｐは Ｐ ＝ １ ＋３／４ ＋２／４ ＋ １／４ ＝ ２
．５であり、順序保証があれば Ｐ ＝ １ ＋ ３／４ ＋３／４ ｘ ２／４ ＋
３／４ ｘ ２／４ ｘ １／４ ＝ ２．２１になる
。期待値の最大値は４であるから、バスの競合による性
能低下は著しいし、順序保証まで行なうと更に性能が低
下する。アクセス順序の保証は複数のポートを使って１
つのメモリアクセス命令による複数のデータのロード／
ストアアクセスを行なう限り論理的に必要であり、やめ
ることはできない。
あると、Ｅｌは起動されず、またＥ２もＥｌが起動しな
いため遅らされる。Ｅ２はＥｌとは異なるＭＳＵブロッ
クをアクセスするものであっても、である。こうして、
アドレスレジスタＭＳＡＲで競合が生じるとアクセスは
遅らされ、順序保証があれば競合しないアクセスまで遅
らされ、性能の著しい低下をもたらす。例えば間接指定
アクセス、ＭＳＵブロックは４個、ポートも４個として
、順序保証が無い（ポート間のアクセスの相互干渉が無
い）とすれば、４つのポートのアクセスが起動できる期
待値Ｐは Ｐ ＝ １ ＋３／４ ＋２／４ ＋ １／４ ＝ ２
．５であり、順序保証があれば Ｐ ＝ １ ＋ ３／４ ＋３／４ ｘ ２／４ ＋
３／４ ｘ ２／４ ｘ １／４ ＝ ２．２１になる
。期待値の最大値は４であるから、バスの競合による性
能低下は著しいし、順序保証まで行なうと更に性能が低
下する。アクセス順序の保証は複数のポートを使って１
つのメモリアクセス命令による複数のデータのロード／
ストアアクセスを行なう限り論理的に必要であり、やめ
ることはできない。
本発明はか＼る性能低下を回避するため、バス競合を起
さないメモリアクセス方式を提供しようとするものであ
る。
さないメモリアクセス方式を提供しようとするものであ
る。
本発明は、大皿のデータを高速に処理するベクトルプロ
セッサのメモリアクセス制御方式にオイて、多くのバン
クに分け、それらをインクリープさせて複数のブロック
にしたメモリの該ブロック毎に、該ブロック内各バンク
へアドレスを供給しまたバンク及びブロックのバリッド
信号を供給するマルチプレクサを設け、メモリ制御装置
の複数のポートから入力される複数のメモリアクセス要
求アドレスを、同一ブロック同一バンクをアクセスする
ものを除いて同時に前記マルチプレクサの各々へ入力し
て、該マルチプレクサに、入力アドレスに従って前記各
バンクへのアドレス供給およびバンク及びブロックのバ
リッド信号出力を行なわせることを特徴とするものであ
る。
セッサのメモリアクセス制御方式にオイて、多くのバン
クに分け、それらをインクリープさせて複数のブロック
にしたメモリの該ブロック毎に、該ブロック内各バンク
へアドレスを供給しまたバンク及びブロックのバリッド
信号を供給するマルチプレクサを設け、メモリ制御装置
の複数のポートから入力される複数のメモリアクセス要
求アドレスを、同一ブロック同一バンクをアクセスする
ものを除いて同時に前記マルチプレクサの各々へ入力し
て、該マルチプレクサに、入力アドレスに従って前記各
バンクへのアドレス供給およびバンク及びブロックのバ
リッド信号出力を行なわせることを特徴とするものであ
る。
各ポートのメモリアクセス要求アドレスを全てメモリブ
ロックまで持ち込み、全てのバンクに対してマルチプレ
クサによって個別に任意の前記要求アドレスを設定可能
にすれば、同一ブロック同一バンクのアクセスでない限
りアクセス競合が避けられ、メモリアクセス制御システ
ムのスループットをと大幅に向上させることができる。
ロックまで持ち込み、全てのバンクに対してマルチプレ
クサによって個別に任意の前記要求アドレスを設定可能
にすれば、同一ブロック同一バンクのアクセスでない限
りアクセス競合が避けられ、メモリアクセス制御システ
ムのスループットをと大幅に向上させることができる。
第１図は本発明の実施例を示し、第２図と同様な部分は
同じ符号が付しである。メモリＭＳＵはやはりバンク、
ブロック構成をとっており、ブロック数は４で、バンク
０．１，２．・・・・・・がブロックＯ（ＭＳＵｏ、
２１８） 、ブロック１（ＭＳＵ＋。
同じ符号が付しである。メモリＭＳＵはやはりバンク、
ブロック構成をとっており、ブロック数は４で、バンク
０．１，２．・・・・・・がブロックＯ（ＭＳＵｏ、
２１８） 、ブロック１（ＭＳＵ＋。
２１９）、 ブロック２ （ＭＳＵ２，２２０）、
・・・・・・に配置される。各ブロックは１ないし数
個のメモリカードからなる。メモリＭＳＵ、メモリ制御
装置ＭＣＵ間のパスはポート数と同数であり、マルチプ
レクサＭＰＸはＭＳＵの各ブロックに置かれる。優先制
御回路２０５は各ポートのメモリアクセス要求がそれぞ
れ起動できるか否かをチェックするだけで、起動可能で
あれば該要求をレジスタＭＳへ゛Ｒにセットし、ＭＳＵ
にメモリアクセス要求を発信する。メモリアドレスレジ
スタ（ＭＳＡＲ） ２０６〜２０９は第２図のそれＭＳ
ＡＲＩ Ｏ６〜１１３とは若干異なり、第２図ではＭＳ
Ｕブロック別であるのに対し、第１図では全ＭＳＵブロ
ックに共通で、各ポートに対応している。なおこの第１
図もアドレス系のみ示し、データ系は図示していない。
・・・・・・に配置される。各ブロックは１ないし数
個のメモリカードからなる。メモリＭＳＵ、メモリ制御
装置ＭＣＵ間のパスはポート数と同数であり、マルチプ
レクサＭＰＸはＭＳＵの各ブロックに置かれる。優先制
御回路２０５は各ポートのメモリアクセス要求がそれぞ
れ起動できるか否かをチェックするだけで、起動可能で
あれば該要求をレジスタＭＳへ゛Ｒにセットし、ＭＳＵ
にメモリアクセス要求を発信する。メモリアドレスレジ
スタ（ＭＳＡＲ） ２０６〜２０９は第２図のそれＭＳ
ＡＲＩ Ｏ６〜１１３とは若干異なり、第２図ではＭＳ
Ｕブロック別であるのに対し、第１図では全ＭＳＵブロ
ックに共通で、各ポートに対応している。なおこの第１
図もアドレス系のみ示し、データ系は図示していない。
メモリアドレスレジスタＭＳＡＨにセントされたメモリ
アクセス要求とそのアドレスはＭＳＵに送られ、パワー
ゲート２１０〜２１３により分岐され、メモリブロック
２１８〜２２１に送られる。各メモリブロック２１８〜
２２１へ送られたアドレスの一部はマルチプレクサ２１
４〜２１７によって該当バンクへ送られ、該アドレスの
残部はブロック選択（プロソクハリソド）に供される。
アクセス要求とそのアドレスはＭＳＵに送られ、パワー
ゲート２１０〜２１３により分岐され、メモリブロック
２１８〜２２１に送られる。各メモリブロック２１８〜
２２１へ送られたアドレスの一部はマルチプレクサ２１
４〜２１７によって該当バンクへ送られ、該アドレスの
残部はブロック選択（プロソクハリソド）に供される。
なお各バンクをアクセスする上記アドレス、スＩ・アデ
ータなどを、各バンクに一対一に対応してザイクルタイ
ムの時間だけ保持するレジスタを設けるが、これは図示
していない。
ータなどを、各バンクに一対一に対応してザイクルタイ
ムの時間だけ保持するレジスタを設けるが、これは図示
していない。
この第１図から分るように、各ポートのメモリアクセス
要求は同一バンクをアクセスするものでない限り、干渉
し合うことはない。例えばポートＡとポートＢの各メモ
リアクセス要求がメモリブロック２１８のバンクＯとバ
ンク４をアクセスするものであれば、どちらの要求も競
合を起さず共にメモリアクセスを行なうことができる。
要求は同一バンクをアクセスするものでない限り、干渉
し合うことはない。例えばポートＡとポートＢの各メモ
リアクセス要求がメモリブロック２１８のバンクＯとバ
ンク４をアクセスするものであれば、どちらの要求も競
合を起さず共にメモリアクセスを行なうことができる。
異なるポートに入ったメモリアクセス要求が同じメモリ
ブロックの同じバンクをアクセスするものであると、こ
れは競合を起し、そしてマルチプレクサＭＰＸはそれぞ
れのポートからのアドレスを同じバンクに伝えて８混乱
を生じる恐れがある。この点についてはＭＣＵの優先制
御回路２０５でチェックし、異なるポートからの同一ブ
ロック同一バンクのアクセス要求は優先処理して一方を
遅らせ、アクセス順保証ならこれに伴なって他のアクセ
スも一斉に遅らせるようにする。
ブロックの同じバンクをアクセスするものであると、こ
れは競合を起し、そしてマルチプレクサＭＰＸはそれぞ
れのポートからのアドレスを同じバンクに伝えて８混乱
を生じる恐れがある。この点についてはＭＣＵの優先制
御回路２０５でチェックし、異なるポートからの同一ブ
ロック同一バンクのアクセス要求は優先処理して一方を
遅らせ、アクセス順保証ならこれに伴なって他のアクセ
スも一斉に遅らせるようにする。
メモリをアクセスするアドレスはバンク内アドレス、バ
ンクアドレス（バンク番号）、ブロックアドレス（ブロ
ック番号）等からなる。バンク内アドレスはマルチプレ
クサＭＰＸを通って各バンクヘ一斉に入力され、バンク
内メモリセルの選択を行なう。バンクアドレス及びブロ
ックアドレスはマルチプレクサ内でデコードされ、その
デコード出力が各ブロック、各バンクへ供給されて該当
ブロック、及びバンクをバリッドにし、他をインバリッ
ドにする。
ンクアドレス（バンク番号）、ブロックアドレス（ブロ
ック番号）等からなる。バンク内アドレスはマルチプレ
クサＭＰＸを通って各バンクヘ一斉に入力され、バンク
内メモリセルの選択を行なう。バンクアドレス及びブロ
ックアドレスはマルチプレクサ内でデコードされ、その
デコード出力が各ブロック、各バンクへ供給されて該当
ブロック、及びバンクをバリッドにし、他をインバリッ
ドにする。
このアクセス制御方式によれば、各ポートのメモリアク
セス要求アドレスを全て各メモリブロックへ持ち込み、
全てのバンクに対してマルチプレクサによって個別に任
意のポートの該アドレスを設定可能にしたので、同一ブ
ロック同一バンクのアクセスを除いて競合することはな
く、アクセス処理性能の向上を図ることができる。従来
方式ではアクセスするブロックが同じなら競合が発生す
るから、ブロックのメモリ容量が大きい（バンク数が大
）と競合は頻発するが、本発明方式ではこのようなこと
はなく、大ブロツク化することができる。またメモリ制
御装置ＭＣＵからメモリＭＳＵへ張られるバス数は従来
方式ではブロック数に等しいが、本発明方式ではポート
数と同数であり、この部分の簡素化が図れる。
セス要求アドレスを全て各メモリブロックへ持ち込み、
全てのバンクに対してマルチプレクサによって個別に任
意のポートの該アドレスを設定可能にしたので、同一ブ
ロック同一バンクのアクセスを除いて競合することはな
く、アクセス処理性能の向上を図ることができる。従来
方式ではアクセスするブロックが同じなら競合が発生す
るから、ブロックのメモリ容量が大きい（バンク数が大
）と競合は頻発するが、本発明方式ではこのようなこと
はなく、大ブロツク化することができる。またメモリ制
御装置ＭＣＵからメモリＭＳＵへ張られるバス数は従来
方式ではブロック数に等しいが、本発明方式ではポート
数と同数であり、この部分の簡素化が図れる。
第１図は本発明の実施例を示すブロック図、第２図は従
来例を示すブロック図、第３図は動作説明図である。 図面でＭＳＵはメモリ、ＭＣＵはメモリ制御装置、２１
８〜２２１はバンク、ＭＰＸはマルチプレクサ、１０１
〜１０４はポートである。
来例を示すブロック図、第３図は動作説明図である。 図面でＭＳＵはメモリ、ＭＣＵはメモリ制御装置、２１
８〜２２１はバンク、ＭＰＸはマルチプレクサ、１０１
〜１０４はポートである。
Claims (1)
- 【特許請求の範囲】 大量のデータを高速に処理するベクトルプロセッサのメ
モリアクセス制御方式において、 多くのバンクに分け、それらをインタリーブさせて複数
のブロックにしたメモリの該ブロック毎に、該ブロック
内各バンクへアドレスを供給しまたバンク及びブロック
のバリッド信号を供給するマルチプレクサを設け、 メモリ制御装置の複数のポートから入力される複数のメ
モリアクセス要求アドレスを、同一ブロック同一バンク
をアクセスするものを除いて同時に前記マルチプレクサ
の各々へ入力して、該マルチプレクサに、入力アドレス
に従って前記各バンクへのアドレス供給およびバンク及
びブロックのバリッド信号出力を行なわせることを特徴
とするメモリアクセス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26886885A JPS62128342A (ja) | 1985-11-29 | 1985-11-29 | メモリアクセス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26886885A JPS62128342A (ja) | 1985-11-29 | 1985-11-29 | メモリアクセス制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62128342A true JPS62128342A (ja) | 1987-06-10 |
| JPH0350301B2 JPH0350301B2 (ja) | 1991-08-01 |
Family
ID=17464377
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26886885A Granted JPS62128342A (ja) | 1985-11-29 | 1985-11-29 | メモリアクセス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62128342A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6078986A (en) * | 1992-09-18 | 2000-06-20 | Hitachi, Ltd. | Processor system using synchronous dynamic memory |
| WO2002037284A3 (en) * | 2000-11-03 | 2003-09-04 | Broadcom Corp | Pipelined multi-access memory apparatus and method |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5264838A (en) * | 1975-11-26 | 1977-05-28 | Toshiba Corp | Memory control system |
| JPS57209569A (en) * | 1981-06-19 | 1982-12-22 | Fujitsu Ltd | Memory access device in vector processor system |
-
1985
- 1985-11-29 JP JP26886885A patent/JPS62128342A/ja active Granted
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Also Published As
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