JPS6121014B2 - - Google Patents
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- Publication number
- JPS6121014B2 JPS6121014B2 JP53067763A JP6776378A JPS6121014B2 JP S6121014 B2 JPS6121014 B2 JP S6121014B2 JP 53067763 A JP53067763 A JP 53067763A JP 6776378 A JP6776378 A JP 6776378A JP S6121014 B2 JPS6121014 B2 JP S6121014B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- current
- switch
- pnpn
- hfeq
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000004065 semiconductor Substances 0.000 claims description 10
- 230000015556 catabolic process Effects 0.000 description 10
- 230000003321 amplification Effects 0.000 description 6
- 238000003199 nucleic acid amplification method Methods 0.000 description 6
- 230000002457 bidirectional effect Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000010304 firing Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000008094 contradictory effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/72—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices having more than two PN junctions; having more than three electrodes; having more than one electrode connected to the same conductivity region
- H03K17/73—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices having more than two PN junctions; having more than three electrodes; having more than one electrode connected to the same conductivity region for DC voltages or currents
Landscapes
- Thyristor Switches And Gates (AREA)
Description
【発明の詳細な説明】
本発明は、PNPNスイツチを含んだ半導体スイ
ツチ回路に係り、特にゲートターンオフを容易に
した半導体スイツチに関するものである。
ツチ回路に係り、特にゲートターンオフを容易に
した半導体スイツチに関するものである。
ゲート端子を備えたPNPNスイツチは小さなゲ
ート駆動電流で大電流を制御できること、自己保
持能力を有すること、双方向に高耐圧がとれるこ
と等の利点をもつことから、種々の制御回路等に
広く用いられている。この自己保持能力をもつて
いるPNPNスイツチをオフするには負荷電流を切
る方法とゲートに逆電流を与えて切る方法とがあ
る。一般のPNPNスイツチでは前者の方法が採ら
れるが、後者の方法を採り易く設計したものにゲ
ートターンオフサイリスタ（以下GTO SCRと称
する）がある。このGTO SCRと同一動作が行な
える回路構成としては第１図に示すようなPNPN
スイツチQ1，Q2、トランジスタQ3、ダイオード
D1による構成が特開昭47−8223により開示され
ている。この回路構成においてはアノードＡ、カ
ソードＫ間を流れる電流の大部分はトランジスタ
Q3のコレクタ側を流れるためゲートターンオフ
動作が容易となる。またダイオードD1によりト
ランジスタQ3を接続したことによる逆耐圧が低
くなる欠点を補い、アノードＡカソードＫ間が双
方向とも高耐圧が得られ、しかもこれによる順方
向電圧降下の増加はないという利点を持つ。しか
し、この回路構成を半導体集積回路化し、しかも
高耐圧のスイツチを形成しようとする場合には電
流切断能力と高耐圧を得ることとが相矛循し、ど
ちらかが犠牲になる欠点がある。すなわち、トラ
ンジスタQ3を高耐圧化しようとするとコレクタ
の飽和抵抗が高くなつて大電流領域での電流増幅
率が大きくとれなくなり、したがつてアノード
Ａ、カソードＫ間を流れる電流のうちPNPNスイ
ツチQ1，Q2側を流れる電流の割合が大きくなり
電流切断能力が低下するものである。
ート駆動電流で大電流を制御できること、自己保
持能力を有すること、双方向に高耐圧がとれるこ
と等の利点をもつことから、種々の制御回路等に
広く用いられている。この自己保持能力をもつて
いるPNPNスイツチをオフするには負荷電流を切
る方法とゲートに逆電流を与えて切る方法とがあ
る。一般のPNPNスイツチでは前者の方法が採ら
れるが、後者の方法を採り易く設計したものにゲ
ートターンオフサイリスタ（以下GTO SCRと称
する）がある。このGTO SCRと同一動作が行な
える回路構成としては第１図に示すようなPNPN
スイツチQ1，Q2、トランジスタQ3、ダイオード
D1による構成が特開昭47−8223により開示され
ている。この回路構成においてはアノードＡ、カ
ソードＫ間を流れる電流の大部分はトランジスタ
Q3のコレクタ側を流れるためゲートターンオフ
動作が容易となる。またダイオードD1によりト
ランジスタQ3を接続したことによる逆耐圧が低
くなる欠点を補い、アノードＡカソードＫ間が双
方向とも高耐圧が得られ、しかもこれによる順方
向電圧降下の増加はないという利点を持つ。しか
し、この回路構成を半導体集積回路化し、しかも
高耐圧のスイツチを形成しようとする場合には電
流切断能力と高耐圧を得ることとが相矛循し、ど
ちらかが犠牲になる欠点がある。すなわち、トラ
ンジスタQ3を高耐圧化しようとするとコレクタ
の飽和抵抗が高くなつて大電流領域での電流増幅
率が大きくとれなくなり、したがつてアノード
Ａ、カソードＫ間を流れる電流のうちPNPNスイ
ツチQ1，Q2側を流れる電流の割合が大きくなり
電流切断能力が低下するものである。
本発明の目的は、特に高耐圧、大電流切断の能
力を持つたスイツチとして半導体集積回路化で
き、しかも順方向電圧降下の低いゲートターンオ
フ動作の半導体スイツチを供するにある。
力を持つたスイツチとして半導体集積回路化で
き、しかも順方向電圧降下の低いゲートターンオ
フ動作の半導体スイツチを供するにある。
この目的のため、本発明は、PNPNスイツチと
電流分流用のトランジスタとから構成される半導
体スイツチに更に他に双方向高耐圧を持つ電流分
流用のトランジスタを新たに加え、この新たに加
えられたトランジスタにより順方向電圧を増加す
ることなく、双方向高耐圧と電流切断の特性の向
上が図れる半導体スイツチの構成を特徴とする。
電流分流用のトランジスタとから構成される半導
体スイツチに更に他に双方向高耐圧を持つ電流分
流用のトランジスタを新たに加え、この新たに加
えられたトランジスタにより順方向電圧を増加す
ることなく、双方向高耐圧と電流切断の特性の向
上が図れる半導体スイツチの構成を特徴とする。
第２図は、本発明の第１の実施例を示す回路構
成図であつて、Q1，Q2はPNPNスイツチを構成す
るPNPトランジスタとNPNトランジスタ、Q3，
Q4は各々電流分流用のNPNトランジスタとPNP
トランジスタ、Ａはアノード、Ｋはカソード、Ｇ
はゲート端子である。この回路構成におけるトラ
ンジスタQ4はPNPNスイツチを構成するPNPトラ
ンジスタQ1と同じく双方向に高耐圧がとれ、か
つ電流増幅能力を持つた素子とする。これを半導
体集積回路化する場合には横形のPNPトランジス
タ構造とすることでトランジスタQ4を形成する
ことができる。これにより、NPNトランジスタ
Q3のエミツタ、コレクタ間の耐圧が低くても
PNPトランジスタQ4のベース、エミツタ間の耐
圧が高くとれるために特に問題はなくアノード
Ａ、カソードＫ間の逆耐圧には高耐圧が得られる
ものである。またNPNトランジスタQ3のコレク
タ電流はPNPトランジスタQ4のベース電流であ
るため、電流分担率が軽減される。したがつて高
耐圧化に伴ないコレクタ飽和抵抗が増大し、大電
流領域の電流増幅率が低下する分が補われる。す
なわち、トランジスタQ1，Q4のエミツタ接地電
流増幅率を各々hFEQ3，hFEQ4とすると、アノ
ードＡ、カソードＫ間を流れる電流1Fの分担割
合はPNPNスイツチQ1，Q2を流れる分が１／（１
＋hFEQ3＋hFEQ3・hFEQ4）、NPNトランジスタ
Q3のコレクタを流れる分がhFEQ3／（１＋
hFEQ3＋hFEQ3・hFEQ4）、PNPトランジスタQ4
のコレクタを流れる分がhFEQ3・hFEQ4／（１
＋hFEQ3＋hFEQ3・hFEQ4）となる。PNPトラン
ジスタQ4の電流増幅率hFEQ4が１であれば、
NPNトランジスタQ3とPNPトランジスタQ4がア
ノードＡ、カソードＫ間電流の約半分ずつを分担
することになる。またPNPトランジスタQ4は、
ベース、コレクタ接合がおよそPNPNスイツチの
順方向電圧降下分だけ逆バイアスされた活性状態
で動作することになる。アノードＡ、カソードＫ
間の順電圧降下は第１図と殆んど同じでPNPNス
イツチの順電圧降下とトランジスタQ3のベー
ス・エミツタ間電圧降下となる。このように２つ
のトランジスタで電流を分担するためベースエミ
ツタ間電圧降下が低くなる分だけ第１図の構成に
比べ低くすることができる。
成図であつて、Q1，Q2はPNPNスイツチを構成す
るPNPトランジスタとNPNトランジスタ、Q3，
Q4は各々電流分流用のNPNトランジスタとPNP
トランジスタ、Ａはアノード、Ｋはカソード、Ｇ
はゲート端子である。この回路構成におけるトラ
ンジスタQ4はPNPNスイツチを構成するPNPトラ
ンジスタQ1と同じく双方向に高耐圧がとれ、か
つ電流増幅能力を持つた素子とする。これを半導
体集積回路化する場合には横形のPNPトランジス
タ構造とすることでトランジスタQ4を形成する
ことができる。これにより、NPNトランジスタ
Q3のエミツタ、コレクタ間の耐圧が低くても
PNPトランジスタQ4のベース、エミツタ間の耐
圧が高くとれるために特に問題はなくアノード
Ａ、カソードＫ間の逆耐圧には高耐圧が得られる
ものである。またNPNトランジスタQ3のコレク
タ電流はPNPトランジスタQ4のベース電流であ
るため、電流分担率が軽減される。したがつて高
耐圧化に伴ないコレクタ飽和抵抗が増大し、大電
流領域の電流増幅率が低下する分が補われる。す
なわち、トランジスタQ1，Q4のエミツタ接地電
流増幅率を各々hFEQ3，hFEQ4とすると、アノ
ードＡ、カソードＫ間を流れる電流1Fの分担割
合はPNPNスイツチQ1，Q2を流れる分が１／（１
＋hFEQ3＋hFEQ3・hFEQ4）、NPNトランジスタ
Q3のコレクタを流れる分がhFEQ3／（１＋
hFEQ3＋hFEQ3・hFEQ4）、PNPトランジスタQ4
のコレクタを流れる分がhFEQ3・hFEQ4／（１
＋hFEQ3＋hFEQ3・hFEQ4）となる。PNPトラン
ジスタQ4の電流増幅率hFEQ4が１であれば、
NPNトランジスタQ3とPNPトランジスタQ4がア
ノードＡ、カソードＫ間電流の約半分ずつを分担
することになる。またPNPトランジスタQ4は、
ベース、コレクタ接合がおよそPNPNスイツチの
順方向電圧降下分だけ逆バイアスされた活性状態
で動作することになる。アノードＡ、カソードＫ
間の順電圧降下は第１図と殆んど同じでPNPNス
イツチの順電圧降下とトランジスタQ3のベー
ス・エミツタ間電圧降下となる。このように２つ
のトランジスタで電流を分担するためベースエミ
ツタ間電圧降下が低くなる分だけ第１図の構成に
比べ低くすることができる。
第２図の構成は基本的な構成を示すものであつ
て、これに別の回路素子を加えることにより特性
の改良を加えることが可能である。例えばPNPN
スイツチの持つ欠点であるdv／dt効果による誤
点弧を防止する回路を付け加えてもよい。第３図
はその１例を示すもので、トランジスタQ5、ダ
イオードD2，D3はdv／dt効果による誤点弧を防
ぎ、かつトランジスタQ5のベース端子Ｔにオー
バドライブのベース電流を加えることにより、ス
イツチ回路をカツトオフさせることができるよう
にしたものである。
て、これに別の回路素子を加えることにより特性
の改良を加えることが可能である。例えばPNPN
スイツチの持つ欠点であるdv／dt効果による誤
点弧を防止する回路を付け加えてもよい。第３図
はその１例を示すもので、トランジスタQ5、ダ
イオードD2，D3はdv／dt効果による誤点弧を防
ぎ、かつトランジスタQ5のベース端子Ｔにオー
バドライブのベース電流を加えることにより、ス
イツチ回路をカツトオフさせることができるよう
にしたものである。
また、PNPNスイツチはPNPトランジスタQ1と
NPNトランジスタQ2により等価的に表わせるこ
とからもわかるように上記構成例と相補的な構成
をとることが可能である。すなわち、第４図は第
２図と相補的な第３の実施例を示すものであつて
トランジスタQ3，Q4は各々電流分流用のNPNト
ランジスタとPNPトランジスタである。この場合
にはNPNトランジスタQ3が双方向に耐圧のとれ
るものであることが望ましい。このスイツチ回路
をカツトオフさせるにはPNPNスイツチのＰベー
スに逆バイアスを加えて電流を引出してもよい
が、ＮベースのゲートＧ端子に逆バイアスを加え
ベース電流を流し込むよにしてもよい。
NPNトランジスタQ2により等価的に表わせるこ
とからもわかるように上記構成例と相補的な構成
をとることが可能である。すなわち、第４図は第
２図と相補的な第３の実施例を示すものであつて
トランジスタQ3，Q4は各々電流分流用のNPNト
ランジスタとPNPトランジスタである。この場合
にはNPNトランジスタQ3が双方向に耐圧のとれ
るものであることが望ましい。このスイツチ回路
をカツトオフさせるにはPNPNスイツチのＰベー
スに逆バイアスを加えて電流を引出してもよい
が、ＮベースのゲートＧ端子に逆バイアスを加え
ベース電流を流し込むよにしてもよい。
以上説明したように本発明は、PNPNスイツチ
に２個の分流用トランジスタを付加し、一方のト
ランジスタをエミツタ接地電流増幅率が１程度と
小さくても双方向に高耐圧のとれるトランジスタ
とすることにより、アノード、カソード間の高耐
圧、電流切断能力の向上および低順方向電圧が図
れるゲートターンオフ動作が可能な半導体スイツ
チを得ることができる。
に２個の分流用トランジスタを付加し、一方のト
ランジスタをエミツタ接地電流増幅率が１程度と
小さくても双方向に高耐圧のとれるトランジスタ
とすることにより、アノード、カソード間の高耐
圧、電流切断能力の向上および低順方向電圧が図
れるゲートターンオフ動作が可能な半導体スイツ
チを得ることができる。
第１図は、本発明と類似の公知例を示す回路構
成図、第２図から第４図は、それぞれ本発明の実
施例を示す回路構成図である。 Q1〜Q5…トランジスタ、D2，D3…ダイオー
ド。
成図、第２図から第４図は、それぞれ本発明の実
施例を示す回路構成図である。 Q1〜Q5…トランジスタ、D2，D3…ダイオー
ド。
Claims (1)
- １ 等価的にPNPN4層構造を成し、アノード、
カソードの主電流端子および制御用のゲート端子
をもつPNPNスイツチに、第１、第２の２つの電
流分流用のトランジスタが付加し、該PNPNスイ
ツチの何れか１方の主電極は第１のトランジスタ
のベースに、他方の主電極は第２のトランジスタ
のエミツタにそれぞれ接続されるとともに、上記
第１のトランジスタのコレクタ、エミツタはそれ
ぞれ上記第２のトランジスタのベース、コレクタ
に接続される構成を特徴とする半導体スイツチ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6776378A JPS54159161A (en) | 1978-06-07 | 1978-06-07 | Semiconductor switch |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6776378A JPS54159161A (en) | 1978-06-07 | 1978-06-07 | Semiconductor switch |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54159161A JPS54159161A (en) | 1979-12-15 |
| JPS6121014B2 true JPS6121014B2 (ja) | 1986-05-24 |
Family
ID=13354293
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6776378A Granted JPS54159161A (en) | 1978-06-07 | 1978-06-07 | Semiconductor switch |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS54159161A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56111321A (en) * | 1980-02-08 | 1981-09-03 | Hitachi Ltd | Semiconductor switch |
-
1978
- 1978-06-07 JP JP6776378A patent/JPS54159161A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54159161A (en) | 1979-12-15 |
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