JPS6036706B2 - サイリスタ回路 - Google Patents

Description

【発明の詳細な説明】 本発明は、高温においても誤動作を起こし‘こくく、ゲ
ートターンオフが容易なサイリスタ回路に関する。

従来よりゲートターンオフサィリス外ま大電流用の半導
体スイッチング素子として広く用いられているが、これ
は、ゲートからターンオン、ターンオフの制御が可能な
特殊なサィリスタとなっている。

第１図に示すようにＰ、Ｎ、Ｐ、Ｎの４層構成を成すも
のである。このサィリス夕１の１端であるＰ型半導体層
からアノードＡが、また他端であるＮ型半導体層からは
カソードＫが、更に他のＰ型半導体層からはゲートＧが
引き出されるようにしてなる構成はよく知られているが
、この場合のサィリスタ１の等価回路は第２図に示すよ
うにＰＮＰトランジスタＱＩとＮＰＮトランジスタＱ２
の複合回路として表わされるものとなっている。ここで
、ＰＮＰトランジスタＱＩの電流増幅率をｑ肝Ｎ、ＮＰ
ＮトランジスタＱ２の電流増幅率をＱＮＰＮとすると、
サィリスタ１のオン条件はＱＰＮＰ＋ＱＮｐＮ＞１とな
る。しかしながら、サイリスタ１をターンオンさせるの
に必要なゲートトリガ電流は周囲温度の変化に伴って変
化し、その温度が高くなるほどゲートトリガ電流は小さ
くなる。これは、上記の電流増幅率ＱＰＮＰ、ＱＮＰＮ
に温度依存性があるためである。このような特性のため
に高温状態においては、サィリスターが雑音電流で誤動
作し易くなってしまうというわけである。この誤動作を
防ぐために従来は第３図に示すように、サイリスターの
ゲートＧとカソ−ｌゞＫとの間に抵抗２を接続する方法
が採られている。この方法によれば、雑音電流の一部は
抵抗２に流れるので、高温状態においても誤動作しにく
くなり、抵抗値の選定によっては十分な耐雑音性能が得
られるものである。しかしながら、上記の方法を採用す
ると、カソードＫに対して負の電圧をゲートＧ加し、ゲ
ートＧから電流を引き出してサィリスタ１をターンオフ
させる場合にも抵抗２を介し電流が流れるため、ターン
オフさせるのに必要な電流が大きくなってしまう。

即ち、サィリスタには高温状態で誤動作し易い性質があ
るが、これを防止すべく考慮された従来の方法ではゲー
トターンオフに必要な電流が大きくなり、ターンオフが
困難になるという欠点がある。

本発明の目的は、上記した従釆技術の欠点を除去し、高
温においても誤動作を起こいこくく、かつゲートターン
オフが容易なサイリス夕回路を供するにある。

この目的のため本発明は、サィリスタのアノード、カソ
ードの何れか一方にダイオードの一端を所定に接続し、
そのサィリス夕のゲートとダイオードの他端との間には
抵抗およびダイオードからなる直列回路を接続するここ
とによって、高温においても雑音電流で誤動作し‘こく
く、しかもゲートターンオフ電流が大きくならないよう
にしたものである。

以下、本発明を第４図から第６図により説明する。

先ず第４図は本発明によるサィリスタ回路の一例での基
本構成を示したものである。

この例ではサイリスターのカソ−ドＫＩにはダイオード
４のアノードを接続し、ゲートＧとダイオード４のカソ
ードＫ２との間には抵抗２およびダイオード３からなる
直列回路を接続することによってアノードをＡ、新たな
カソードをＫ２、ゲートをＧとするサィリスタ回路が新
たに構成されるものである。このような構成にすれば、
サィリスタ１の本釆のゲートトリガ電流をｌｃＴ、抵抗
２およびダイオード３からなる直列回路に流れる電流を
ＩＲとすれば、実際に必要とするゲート電流ｌｏはＩＧ
＝ｌｃＴ＋ＩＲとなる。

ここでサイリスターのゲートＧ・カソードＫＩ間順電圧
降下をＩＧＫ、ダイオード３、ダイオード４の順電圧降
下をそれぞれＶＦ，、ＶＦ２、抵抗２の抵抗値をＲとす
ればＩＲはＩＲ＝（ＶＧＫ十ＶＦ２一ＶＦ，）／Ｒと表
わすことができる。

ここでＶＦ・三ＶＦ２と近似すると、ＩＲは結局ＩＲ三
ＶＧＫ／Ｒとなるので、第３図々示のサィリス夕回路の
場合と同等になる。しかして、本発明によるサィリスタ
回路は雑音電流がＩＲの値を越えない限りは誤ってサィ
リス夕１がターンオンすることはなく、従来方法に係る
サィリスタ回路と同等の耐雑音性能を有することになる
ものである。一方、サィリスターをターンオフさせる場
合には、ゲートＧにカソードＫ２に対して負の電圧を加
えても抵抗２およびダイオード３からなる直列回路には
ダイオード３による阻止作用によって電流が流れないの
で、第３図々示のサィリスタ回路のように大きなターン
オフ電流を必要とすることはなく、容易にゲートターン
オフができるわけである。

ここで、ターンオフの原理について第２図を参照しつつ
簡単ながら説明すれば、トランジスタＱ１，Ｑ２のコレ
クタが互いに相手方のトランジスタをベース駆動し合い
正帰還ループを構成しているオン状態をオフ状態にする
には、一方のトランジスタのベース電流を除去すればよ
いというものである。ゲートターンオフ時にはゲートＧ
より電流が引き出されるが、この電流はトランジスタＱ
Ｉのコレクタ電流であり、この電流をゲートＧより引き
出すことによって先ずトランジスタＱ２を、次いでトラ
ンジスタＱＩをオフせしめるものである。第５図は本発
明の第１の実施態様に係る構成を示したものであるが、
第４図図示のものと異なるところはダイオード４には更
にダイオード５が逆並列接続されていることである。こ
の実施態様においても耐雑音性能が良好なことは第４図
の場合と変らないが、この実施態様においてはサィリス
タ１のゲートターンオフが第４図々示のものよりも更に
容易となる。即ち、ゲートＧに対しカソ−ドＫ２よりも
負の電圧を印加すると、サィリスタ１のゲートＧ・カソ
ードＫＩ間に印加される逆方向電圧は、第４図の場合に
はダイオード４のために分割された値となるが、この場
合にはター、ィオ−ド５が順方向となるので殆どそのま
まゲートＧ・カソードＫＩ間に印加されることになるか
らである。しかして、この実施態様の場合にはサィリス
ターを単独で用いた場合とほぼ同等のゲートターンオフ
電流と速度とを以てサィリスターをターンオフさせるこ
とができるものである。第６図は本発明の第２の実施態
様を示したものである。

しかしながら、これはサイリスタのアノード側のゲート
を用いた場合でのものであり、第４図に示すものに対応
したものとなっている。図示のように、新たなアノード
Ａ２と本来のアノードＡＩとの間にダイオード４が、ま
たアノードＡ２とゲートＧとの間に抵抗２およびダイオ
ード３が接続されるが、この実施態様の場合はゲード電
流とゲートターンオフ時の電圧印加方向とが第４図々示
の場合と正反対になる。しかしながら、高い耐雑音性能
を有し、ゲートターンオフが容易であることに変わりは
ない。しかもまた、ダイオード４に逆並列に他のダイオ
ードを第５図々示のように接続すれば、第５図々示の実
施態様と同等の性能を有するようになることは勿論であ
る。以上説明したように、本発明における耐雑音性能は
抵抗を流れる電流の値によって決定されるので、予想さ
れる雑音電流に対応して抵抗の値を最適に選んだり、サ
ィリスタのカソ−ド‘こ接続されるダイオード回路を多
段構成にするなどの手段によってより高い耐雑音性能を
有するサィリスタ回路を得ることができる。更に、抵抗
の代わりにサーミスタなど適当な温度依存性を有する素
子を用いて温度特性を向上させるとも可能である。以上
詳細に説明したように本発明による場合は、ゲートとア
ノード、カソードの何れかとの間に接続される直列回路
を構成する抵抗の値を適当に選択することにより周囲温
度が高温であっても十分な耐雑音性能を有するはもとよ
り、直列回路を構成するダイオードの作用によってサィ
リス夕のターンオフ時にターンオフ電流を小さく抑え得
るという効果がある。

【図面の簡単な説明】

第１図は、ゲートターンオフサィリスタの構成を示す図
、第２図は、その等価回路を示す図、第３図は、従来技
術に係るサィリスタ回路の構成を示す図、第４図は、本
発明によるサィリスタ回路の一例での基本構成を示す図
、第５図、第６図は、本発明によるサィリスタ回路の第
１、第２の実施態様での構成を示す図である。 Ａ，ＡＩ，Ａ２……アノード、Ｋ，Ｋ１，Ｋ２……カソ
ード、Ｇ……ゲート、１……サイリスタ、２・・・・・
・抵抗、３，４，５・・・…ダイオード。 第１図第２図 第３図 第４図 第５図 第６図

Claims (1)

1. 【特許請求の範囲】 １ ２個の主端子と少なくとも１個のゲート端子を有し
   、且つ等価的にＰＮＰＮ４層構造をなすゲートターンオ
   フサイリスタの何れか一方の主端子に第１のダイオード
   の一端を上記主端子間の通電極性を妨げない方向で直列
   接続し、該第１のダイオードの他端を新たなる主端子と
   する一方、該新たなる主端子とゲート端子との間には抵
   抗と該抵抗に直列接続され、且つゲートターンオフ電流
   を阻止するための第２のダイオードとが設けられる構成
   を特徴とするサイリスタ回路。 ２ 第１のダイオードは単一のダイオードとされる特許
   請求の範囲第１項記載のサイリスタ回路。 ３ 第１のダイオードは逆極性並列接続された２つのダ
   イオードとされる特許請求の範囲第１項記載のサイリス
   タ回路。