JPS61216511A - 遅延回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野］ この発明は入力信号を遅延する回路に係り、特に遅延時
間を精密に制御することができる遅延回路に関する。

［発明の技術的背景とその問題点］ 信号を隋定時間遅延する遅延回路としては、従来、コン
デンサと抵抗を含む時定数回路を用いたものがよく知ら
れている。ところで、このような時定数回路を南いた遅
延回路を集積回路化する場合、□集積回路内に形成でき
るコンデンサの値には限界があり、最大で例えば数十ｐ
Ｆ程度である。　　　　□従って２、例えば数μ秒ない
し数十μ秒程度の遅延時間を得るためには数ＭΩ程度の
大きな値の抵抗が必要になり、集積回路内でこのような
高抵抗の値を精密に制御ことは困難である。

〔発明の目的〕

この発明は上記のような事情を考慮してなされたちので
ありその目的は、−積回路化する場合でも遅延時間を精
密に制御することができる遅延回路を提供することにあ
る。

［発明の概要］ 上記目的を達成するためこの発明にあっては、　　　″
第１のトランジスタにより入力信号に応答してコンデン
サを充電制御し、上記第１のトランジスタとコンデンサ
との接続点にｎｐｎ型の第２のトランジスタのベースを
接続し、この第２のトランジスタのエミッタには定電流
源を接続し、上記第２のトランジスタのコレクタにｐｎ
ｐ型の第３のトランジスタのエミッタを接続し、このｐ
ｎｐ型の第３のトランジスタのベースには基準電圧を印
加し、上記第３のトランジスタのコレクタから上記入力
信号に対する遅延信号を取り出すように構成している。

［発明の実施例］ 以下、図面を参照してこの発明の一実施例を説明する。

第１図はこの発明の遅延回路の構成を示す回路図である
。図においてｐｎｐ型のトランジスタ１１のベースには
遅延すべき入力信号ＩＮが供給されるようになっている
。このトランジスタ１１のエミッタは正極性の電源電圧
Ｖｃｃ印加点に接続されており、コレクタと接地電位点
との間にはコンデンサ１２が接続されている。上記トラ
ンジスタ１１のコレクタと上記コンデンサ１２との接続
点１３にはｎｐｎ型のトランジスタ１４のベースが接続
されている。このトランジスタ１４のコレクタとＶｃｃ
印加点との間には負荷抵抗１５が接続されており、エミ
ッタと接地電位点との間には定電流源１６が接続されて
いる。またこのトランジスタ１４のコレクタにはｐｎｐ
型のトランジスタ１７のエミッタが接続され、このトラ
ンジスタ１７のコレクタは抵抗１８を介して接地電位点
に接続されている。上記トランジスタ１７のベースには
一定の基準電圧Ｖｒｅｆが供給されている。上記トラン
ジスタ１７のコレクタにはｎｐｎ型のトランジスタ１９
のベースが接続されている。このトランジスタ１９は、
上記トランジスタ１７のコレクタから出力される前記入
力信号ＩＮに対する遅延信号を波形整形するためのもの
であり、このトランジスタ１９のコレクタは負荷抵抗２
０を介して上記Ｖｃｃ印加点に、エミッタは接地電位点
にそれぞれ接続されている。そして波形整形された遅延
信号０ＬＪＴは上記トランジスタ１９のコレクタから出
力されるようになっている。

次にこのような構成の回路の動作を第２図の波形図を参
照して説明する。まず、入力信号ＩＮが０”レベル（接
地電位）にされているとき、トランジスタ１１はオン状
態にされており、コンデンサ１２はこのトランジスタ１
２を介して充電される。

この充電はトランジスタ１１により比較的短時間で行わ
れるため、このトランジスタ１１のコレクタとコンデン
サ１２との接続点１３の電位は“１”レベルに立ち上が
る。従って、入力信号ＩＮが“９”レベルにされている
とき、トランジスタ１４もオン状態にされ、そのコレク
タの信号Ａは第２図の波形図に示すように“０″レベル
にされている。

次に入力信号ＩＮが“０ルベルから１”レベルに反転す
る。すると、いままでオン状態にされていたトランジス
タ１１がオフ状態にされ、いままでコンデンサ１２に蓄
積されていた電荷がオン状態となっているトランジスタ
１４を介して接地電位点に放電される。このときトラン
ジスタ１４のエミッタには定電流源１６が接続されてい
る。このため、コンデンサ１２の放電による電流はトラ
ンジスタ１４のエミッタ側では定電流１１１６の電流■
となるが、トランジスタ１４のベース側では定電流源１
６の電流■の１／βとなる。ただし、このβはトランジ
スタ１４のベース電流増幅率であり、ｎｐｎ型トランジ
スタでは通常１００以上の値にできる。このため、コン
デンサ１２はその値と上記トランジスタ１４のベース電
流とで決定される時定数により放電が行われ、この結果
、トランジスタ１４のコレクタ信号Ａは“０″レベルか
ら“１”レベルに向がって、順次上昇していく。上記ト
ランジスタ１４のコレクタ信号Ａはｐｎｐ型のトランジ
スタ１７のエミッタにも供給されており、さらにこのト
ランジスタ１７のベースには基準電圧Ｖｒｅｆが供給さ
れているので、上記信号Ａが基準電圧Ｖｒｅｆよりも高
い電位にされている期間にのみこのトランジスタ１７が
オン状態にされる。従って、このトランジスタ１７のコ
レクタ信号Ｂは、第２図に示すように、前記入力信号Ｉ
Ｎが１”レベルに立上がり、前記コンデンサ１２の放電
時における時定数に基づく時ＭＴ。

が経過した後に始めて゛１″レベルに立上がる。

そしてさらに次に入力信号ＩＮが１”レベルから０”レ
ベルに反転すると、トランジスタ１４がオン状態、トラ
ンジスタ１７がオフ状態となって、信号８は″０″レベ
ルに立下がる。トランジスタ１９は上記信号Ｂを反転し
て波形整形するので、最終的な遅延信号０ＬＩＴは第２
図のように変化するここで、上記遅延時１１１Ｔｏは、
定電１１１６の電流■をトランジスタ１４のベース電流
増幅率βで割ったＩ／βの値と、コンデンサ１２の値に
応じて決定されている。従って、定電流源の値■をトラ
ンジスタのリーク電流以上の値に設定してもそのベース
側では十分小さな電流にすることができ、これにより集
積回路化する場合でも遅延時間を精密に決定することが
できる。

第３図は上記実施例回路において定電流１１１６と基準
電圧Ｖｒｅｆを発生する回路部分をそれぞれ具体化した
場合の回路図である。第３図においてＶｃｃ印加点と接
地電位点との闇に直列に挿入された２個の抵抗２１．２
２は電源電圧Ｖｃｃをその抵抗比に応じて分割すること
により基準電圧Ｖ　ｒｅｆを発生している。さらに上記
抵抗抵抗２２と接地電位点との間に挿入されているｎｐ
ｎ型のトランジスタ２３と前記トランジスタ１６のエミ
ッタと接地電位点との間に挿入されているｎｐｎ型のト
ランジスタ２４とは電流ミラー回路を構成しており、こ
のうちトランジスタ２４が前記定電流９１６用のトラン
ジスタにされている。

［発明の効果］ 以上説明したようにこの発明によれば、集積回路化する
場合でも遅延時間を精密に制御することができる遅延回
路を提供することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例の構成を示す回路図、第２
図は上記実施例回路の波形図、第３図は上記実施例回路
の一部を具体化して示す回路図である。 １１、１７・・・ｐｎｐ型のトランジスタ、１２・・・
コンデンサ、１４．１９・−ｎ　ｐ　ｎ型のトランジス
タ、１５・・・負荷抵抗、１６・・・定電流源、１８・
・・抵抗、２０・・・負荷抵抗。 出願人代理人　弁理士　鈴江武彦 第１１ １１２図 ■０ １３　図

Claims (1)

1. 【特許請求の範囲】 コンデンサと、 入力信号に応答して上記コンデンサを充電制御する第１
   のトランジスタと、 上記第１のトランジスタとコンデンサとの接続点にベー
   スが接続され、エミッタに定電流源が接続されたｎｐｎ
   型の第２のトランジスタと、上記第２のトランジスタの
   コレクタにエミッタが接続され、ベースに基準電圧が印
   加されたｐｎｐ型の第３のトランジスタとを具備し、上
   記第３のトランジスタのコレクタから上記入力信号に対
   する遅延信号を取り出すように構成したことを特徴とす
   る遅延回路。