JPS61220056A - 単一チツプマイクロプロセツサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマイクロプロセッサのバス制御装置、ヨリ具体
的に言えばマイクロプロセッサ・ユニツ）　（ＭＰＵ）
と同じである大規模集積半導体回路チップ即ち、ｖＴＪ
Ｓエチップに設けられている、論理的には独立したイン
ターフェイス制ａｌｌユニット（工ＯＵ）に関する。本
発明の工ＯＵは、ＭＰＵの近くにあって、ＭＰＵが外部
装置とコミュニケートするための手段である。

〔従来技術〕

従来、マイクロプロセッサ回路チップのデザインの分野
において、バス制御手段がマイクロプロセッサのアーキ
テクチャの一部として集積され、機能して来たことは、
マイクロプロセッサが比較的簡単であり、マイクロプロ
セッサの周辺装置のＬ／バー）！Ｊ！：＋ｔた広くない
という初期のタイプのマイクロプロセッサのデザインを
容易にしていた。

〔本発明が解決しようとする問題点〕

然し、マイクロプロセッサのアーキテクチャの中にバス
制御手段を集積したために、ノクス制御手段を分離して
、他のＭＰＵのアーキテクチャと共に使うことは不可能
になった。その結果、１つのマイクロプロセッサに属す
る周辺装置ｊ；ｔ、−ｐニ、他のマイクロプロセッサの
バスと直接−緒に使うことは出来なかった。

マイクロプロセッサが大量に市販され普及したこトド、
マイクロプロセッサの増大した複雑性ノ故に、論理的に
分離した２つのエンティティ、即チ、ハスＩＩＪ　御手
段とＭＰＵとにマイクロプロセッサのアーキテクチャを
分割することが望ましくなった。

そのように分割する目的は（１）デザインのプロセスを
容易にすることと、（２）異種類で複数のマイクロプロ
セッサの間での、周辺装置の転送性を容易にすることに
ある。現在使われている８ビツトマイクロプロセツサ及
び１６ビツトマイクロプロセツサのために開発されて来
た非常に多くの８ビツト及び１６ビツト用の補助装置が
ある。このような装置には、例えばメモリ制御装置、Ｃ
ＲＴ制御装置、フロッピーディスク制御装置、算術演算
の補助のプロセッサ等々がある。上述のような多くの既
存の補助装置のデザインを直ちに変更することなしに、
今後もそのまま補助装置として使用出来ることは、新し
く開発されるマイクロプロセッサ、特に新世代の３２ビ
ツトマイクロプロセツサにとって望ましい特性である。

〔問題点を解決するための手段の概要〕本発明によれば
、単一チップのマイクロプロセッサに対して透過性のバ
ス制御アーキテクチャが提供すれる。このバス制御アー
キテクチャは関連し共存する共通りロックで駆動される
マイクロプロセッサ・ユニットから論理的に独立してい
るインターフェイス制御ユニットで構成されている。

この独立性によって、種々の形式の複数のマイクロプロ
セッサが１つのインターフェイス制御ロジックを共用す
ることが出来る。更に、インターフェイス制御ユニッと
は、コンパチブル・マイクロプロセッサと称される特定
のマイクロプロセッサの周辺装置と互換性を持つという
外部的な特徴を示すので、コンパチブル・マイクロプロ
セッサの補助装置及び関連するマイクロプロセッサを利
用可能にする。インターフェイス制御ユニッとはまた、
コンパチブル・マイクロプロセッサのデ（くイスに関連
せず且つ透過でない他の外部デバイスをアクセスするこ
とが出来る。インターフェイス制御ユニッとは実行セク
ションと制御セクションとに論理的に分割されている。

実行セクションは制御セクションにより制御され、そし
て共存するマイクロプロセッサ・ユニットとオフチップ
デバイスとの間のコミュニケーションを与える梶々のレ
ジスタ、ラッチ、マルチプレクサ、ロジック、データ路
、アドレス路等を含んでいる。インターフェイス制御ユ
ニットの制御セクションは共存するマイクロプロセッサ
・ユニットからのコマンドを実行し、そしてバス仲裁、
割り込み及び外部リセット機能を遂行する。バスサイク
ルは２つのタイプがある。即ち、それらは、共存するマ
イクロプロセッサ・ユニットからのコマンドに従属する
メモリアクセスサイクルとサービスサイクルでアル。

サービスサイクルは割り込み肯定機能と、共存するマイ
クロプロセッサ・ユニットにより要求すれる他のセンス
機能及び制御機能とを遂行する。こレラノセンス及び制
御機能はマイクロプロセッサ・ユニットによってプログ
ラム可能であり且つ読み取り可能のピンによる特別能力
を持っている０マイクロプロセツサ・ユニットからのコ
マンドにより開始されたすべての動作はインターフェイ
ス制御ユニットから、広範囲なステータス応答を引き出
す。

〔本発明の目的〕

従って、本発明の目的はＭＰＨのアーキテクチャから論
理的に独立しているバス制御手段を限定することにあり
、これにより、バス制御手段を幾つかのＭＰＵと共に使
うことを可能とする。

本発明の他の目的はＭＰＵを、外部装置とのコミュニケ
ーションの細部から、隔離するバス制御手段を限定する
ことにあり、これにより、装置制御や、信号同期や、外
部ストレージ装置の物理的拘束に関する論理アドレスの
スペース等を取り扱うＭＰＵ及びＭＰＨのデザイナの責
任を軽くする。

本発明の他の目的は“コンパチブル“マイクロプロセッ
サと称される特定のマイクロプロセッサの補助装置と互
換性を持つバス制御手段を限定することにあり、これに
よりコンパチブル・マイクロプロセッサのすべての補助
装置がその関連するＭＰＵに使用可能となる。

本発明の他の目的は、コンパチブル・マイクロプロセッ
サに直接接続されるようにデザインされた装置に対して
完全に透過性の手段によって、コンパチブル・プロセッ
サの外部インターフェイスの機能的能力を拡大するバス
制御装置を限定することにある。コンパチブル・マイク
ロプロセッサの外部インターフェイスの機能的能力であ
る透過性の拡大は下記の能力を含む。それらは、（ａ）
ビットの幅が異なった装置（デバイス）を混合して処理
する能力。この能力によって、バス制御手段の動作は、
各デバイスがバスサイクルに対して応答するビット幅判
別応答によって動的に管、理される。

（ｂ）メモリ中の任意のバイトのロケーションにあるオ
ペランドをアクセスする能力。特に、そのオペランドの
規定境界に対応しないロケーションにあるオペランドを
アクセスする能力。

（Ｃ）コンパチブル・マイクロプロセッサのフオーム及
び機能とは僅か異なったフオーム及び機能を有する特別
な付加的バスサイクルを遂行する能力。

この能力によって、関連するＭ’ＰＵの機能的能力を拡
大する。

（ｄ）論理的に関連するバスサイクル（″マクロサイク
ル“と称される）の通常の実行が外部装置によって割り
込みを行うことが出来ず、且つそのバスサイクルの目的
が共用の装置資源へ直列にアクセスするための手段を与
えることにある場合、そのパスサイ久ルのチェーンを処
理し、そして判別する能力。

（ｅ）外部制御の下で、バスサイクルの最小同期を変更
する能力。

（ｆ）コンパチブル・マイクロプロセッサのバスアーキ
テクチャに関連していないデバイスからのＭＰＵの付加
的応答信号を検出し、分解し且つ報告する能力。

（ｇ）コンパチブル・マイクロプロセッサの外部デバイ
スの再履行要求と、他の外部デバイスの再履行要求とを
判別する能力。後者のタイプのデバイスの付加的手段と
して、再履行要求を取り消し、且つその取消しをＭＰＵ
へ表示させる手段を必要とする。

（ｈ）デバイスが前に起きたバスサイクルの応答ヲ取り
消すことが出来る同期“取消し“信号を検出する能力。

これによりバス制御手段の動作と、デバイスの動作とを
重複させる手段をデバイスに与えることが出来る。

（１）割り込み信号を検出し且つ報告する能力。割り込
み信号はコンパチブル・プロセッサに関連シた外部デバ
イスを分離したり接続したりする。

本発明の他の目的は、制御ロジックがバス制御動作を構
成する、幾つかの明瞭に区別しうる制御シーケンスに分
割されているバス制御手段を限定することにある。この
目的に関連して、バス制御手段の外部バスを共用するた
めの、優先順位を持つダイナミック手段を動作するため
に、任意の形式のバス仲裁アーキテクチャと、実質的に
独立したバスサイクル制御ロジックとを結合する手段が
ある。

要約すると、本発明の総括的な目的は、（１）　Ｍ　Ｐ
　Ｕとは論理的に区別されていること、（２）　Ｍ　Ｐ
　Ｈの名目の下で外部デバイスとコミュニケートする全
責任を持つこと、（３）コンパチブル・マイクロプロセ
ッサの補助装置と互換性を持つこと、（４）拡張された
透過性を持つこと、（５）明確な機能的仕様を有するこ
ととを特徴とするバス制御手段を限定することにある。

〔発明の要約〕

本発明に従ったインターフェイス制御ユニット（ＩＣＵ
）は、産業用の標準的なマイクロプロセッサ、モトロー
ラ社のＭ０６８０００の補助装置と完全に互換性を持つ
独特の論理的且つ機能的能力によって特徴づけられる。

従って、Ｍ　０６８０００ハ本発明の実施例における“
コンパチブル・マイクロプロセッサ“である。ＭＯ６８
０００のピン割り当て及び各ピンに関連する信号に関し
ては、モトローラ社から入手出来るＭ０６８０００の技
術文書に説明されている。ＭＯ６８０００マ、イクロプ
ロセッサは、ＭＯ６８０００及びＭ　Ｏ６８００８に加
えて、バスのアーキテクチャが異なった少くとも３種類
のマイクロプロセッサがある。下記の表は、このマイク
ロプロセッサのファミリーのうち２種類のものについて
のデータバスのサイズとアドレスバスのサイズとを簡単
に要約したものである。

マイクロプロセッサ　　データバス　　アドレスバスＭ
Ｏ６８０００１６２３ Ｍ０６８００８　　　　　８　　　　　　　２０上述の
説明に加えて、８ビツトのデータバス及び１６ビツトの
アドレスバスを有するＭＯ６８００マイクロプロセツサ
がある。これらのマイクロプロセッサは広範な種類の周
辺装置によってサポートされている。ＭＯ６８０００及
びＭＯ６８００の補助装置に完全な互換性を持たせ、従
って、モトローラ社のＭ０６８０００のファミリーの他
の種類のマイクロプロセッサの補助装置に近似した互換
性を持たせることによって、非常に多極類の補助装置が
、関連するＭＰＨについて完全なシステムを構成するた
め、直ちに利用可能である。

本発明の良好な実施例に従って、ＩＣυノくスは３２ビ
ツトのアドレスと３２ビツトまでのデータを持っている
。アドレスとデータは分離されており、多重化はされて
いない。工ＯＵを内蔵しているｖＬＳＩチップの６０本
の信号ピンは、４本のピンが電源及びグランドである合
計６４本ピンで実装されているＭＯ６８０００マイクロ
プロセッサの信号ピンと完全に対応する。従って、工Ｏ
ＵはＭＯ６８０００のバスを完全にエミュレートする特
性を持つが、このＭＰＵは全く異なったデザインを持つ
。

本発明はＭＯ６８０００のバスをエミュレートする実施
例に関して開示するけれども、この分野の通常の知識を
有する専門家であれば、本発明の原理は他のファミリー
のマイクロプロセッサ及びそれ等の補助装置に極めて容
易に適用しうることは容易に理解出来る。他の異なった
バスアーキテクチャへの適用例を掲げると、例えば、本
発明は１６ビツトの８０８６７８０８８マイクロブεセ
ツサ及び新型の１ＡＰＸ１８６及びｉ　Ａ　Ｐ　Ｘ　、
２８６マイクロプロセツサに関連して、インテル社のス
トレージ及び周辺装置の７アミリーと連結して適用する
ことが出来る。３２ビツトのアドレスバスは各バスサイ
クルのためのアドレスを運ぶ単方向の３状態バスである
。メモリをアクセスするために、ビット、Ａ３１〜ＡＯ
Ｉは′メモリスペース〃中で１列に並んだハーフワード
を表わす。各７１−７ワード内のバイとはデータストロ
ーブによって別個に判別される。Ａ３２はアドレス指定
には使われないが、仮想アドレスからの実アドレスを判
別するのに使われる。これ等のデバイスはメモリ中に２
　　（約ｚＯ億）までのハーフワードロチ−ジョン（４
ギガバイト）をアドレスするための手段をＭＰＵに与え
る。

３２ビツトのデータバスは、外部装置への又は外部装置
からのデータを転送するのに使われる双方向３状態バス
である。データは１バイト幅（８ビツト）、ハーフワー
ド幅（１６ビツト）又は１ワ一ド幅（３２ビツト）で転
送することが出来る。

バイト出力に対して、バイとはバスのすべてのカドラン
トで重複される。ハーフワード出力に対して、ハーフワ
ードはバスの上位半分と低位半分上で重複される。入力
サイクルに対して、工ＯＵはデータバスの高位のピンか
らのバイト、又はハーフワード、即ちＤ３１乃至Ｄ２４
或はＤ２３乃至Ｄ１６からのバイト、又はＤ３１乃至Ｄ
１６からのハーフワードを読み取る。

工ＯＵは同時に装着された８ビツト、１６ビツト及び３
２ビツト周辺装置の任意の混合で通常は動作するようデ
ザインされている。この動作はバスサイクルに応答する
ビット幅判別機能を持つ各周辺装置によってダイナミッ
クに制御される。若し、デバイスが１つのバスサイクル
でＭＰＵのアクセス要求を完了することが出来なかった
ならば、工ＯＵはその要求を満足するため付加的なバス
サイクルを開始する。このプロセスはＭＰＨに対して透
過性を持つ。８ビツト及び１６ピツトデバイスはハーフ
ワードのアドレススペースメ任意の範囲を占めることが
可能である。同様に、ワー、ドブバイスは１列に並んだ
ワードのアドレススペースの任意の範囲を占めることが
出来る。更に、ＩＣＵは任意のバイトロケーションでＭ
ＰＵからのアクセス要求を開始するようデザインされて
いる。アクセス要求はバイトオペランド、バー７ワード
オペランド又はワードオペランドであってよい。若しオ
ペランドが規定境界に並んでいなければ、工ＯＵは、オ
ペランドの一部が含まれているメモリの中で並んだハー
フワードのフィールドに向けられた独立したバスサイク
ルを使って断片的に、オペランドをアクセスする。工Ｏ
Ｕのこの能力は、ストレージ装置の物理的拘束に関する
論理アドレスを処理するＭＰＨの責任の負担をなくすこ
とになる。

工ＯＵバスサイクルはバスサイクル機能フードにより判
別される２つの明確なタイプがある。７個の機能コード
、ｏｏＯ乃至１１０の任意の１つをｉするバスサイクル
は、アドレスバスのビットＡ３１乃至Ａ０１が′メモリ
スペース“中のアドレスされたハーフワードロケーショ
ンを区別するためのメモリアクセスサイクルである。１
１１の機能フードを有するバスサイクルは第２のタイプ
のサイクルであり、サービスサイクルと称される。

これらの特殊バスサイクルはＭＰＵのためのＭＯ６８０
００割り込み肯定機能及び他のセンス及び制御機能を遂
行する。

工ＯＨのピンにより利用可能な付加的制御情報に基づい
て、以下のような３つのタイプのサービスサイクルが更
に判別される。

レベル　　読み取り／ｉ１弓Ｘみ　　サービス　　サー
ビスコード　　　　　　　　　　　　　　　　アドレス
　　サイクル（Ｌ　Ｌ　Ｌ　）　　　　Ｒ／Ｗ　　　　
（Ａ　Ａ　Ａ　）　　タイプ０００　　　　　　０　　
　　０００−１ｌｌ　　制御／ＡＡＡ０００　　　　　
　　１　　　　　　０００−１ｌｌ　　センス／ＡＡＡ
００１−：Ｌｌｌ　　　　　　ｌ　　　　　　　　な　
　し　　割り込み肯定００１−１ｌｌ　　　　Ｏ−不使
用 従って、サービスサイクルのレパートリは８個の制御サ
イクル、８個のセンスサイクル及び７個の（Ｍ０６８０
００）割り込み肯定サイクルを含む。

これらの特別性能を以下に要約する。

（ａ）サービスサイクルはＭＰＵメモリアドレ♂のスペ
ースを照合しない。その代りに、サービスサイクルはそ
れら自身のサービスサイクルの〃アドレススペース“ｌ
！ｌする。上記のアドレススペースは８つのレベル、即
ちレベル０乃至７に分離すしている。サービスアドレス
スペースのレベル１乃至７はＭＯ６８０００の割り込み
肯定機能に与えられている。一方レベル０のアドレスス
ペースはＭＰＨのセンス及び制御機能に与えられており
、８個のサービスアドレススペースＳＡｏ乃至ＳＡＴの
組に分割されている。この特定の実施例のアドレススペ
ースの全体が第２図に示されている０ 特定のＭＰＨに工ＯＵを適用する際に、割り込み肯定ア
ドレススペースはＭＰＨのマイクロコードによって排他
的にアクセスすることが出来る。

、換言すれば割り込み肯定サイクルは命令で駆動される
必要はない。同様に、レベルゼロのサービスアドレスス
ペース０〜２は、ＳＮ！Ｎ５Ｂ（感知）及び０ＯＮＴＲ
ＯＬ　（制御）と呼ばれる２つの特別命令を介して、プ
ログラムの独占的使用のために留保することが出来る。

他方、レベルゼロのアドレススペース３〜７はＭＰＵか
又は、システムプログラムの何れかによってアクセスさ
れ、後者は上述した同じ５ＫＮＳＫ及びＯＯＮ’ｌ’Ｒ
ＯＩ、命令を介してアクセスされる。これ等の状態の下
にあって、サービスアドレススペース３〜７は“共用“
アドレススペースであり、そしてこれらのアドレススペ
ースの適用と両立するシステムプログラムとＭＰＵマイ
クロコードとを暗黙裡に必要とする。このような共用サ
ービスサイクルのアドレススペースは第２図に交差斜線
で示されている。

（ｂ）サービスサイクルのための、アドレスバスの内容
の重みが第３図に示されている。低位ビットＡ０３から
ＡＯｌはサービスサイクルのレヘルコ−ド、ＩＩＬＬを
表わす。サービスサイクルの７つのゼロでないレベルフ
ードはＭｃ６ｓｏｏＯ，！：コンパチブルの割り込み肯
定サイクルを判別し、他方レベルコード、ゼロは、５Ｉ
ＣＮＳＫ　（入力）又はＣ０ＮＴＲ０Ｌ　（出力）サイ
クルが現在進行中であることを表示する。高位ビット、
Ａ３１．−ＡＯ４へ はアドレス／コマンド／データ（ＡＯＤ）ｌＩｊＭを含
む。この領域の重みは特定のサイクルに依存する。すべ
ての割り込み肯定サイクルに対して、ＡＯＤ領域は、こ
れらのサイクルに関するモトローラの仕様書に従って、
常にすべてが１（付勢中は高電位）である。一方５ＲＮ
ＳＫ及びＣ０ＮＴＲ０Ｌサイクルに対して、ＡＣＤ領域
の重みはデータストローブのピンに現われる３ビツトの
サービスアドレスに依存する。第４図に示された表は特
定のＭＰＨの各５ＩＣＮＳＫ及びＣ０ＮＴＲ０Ｌサイク
ルのためのＡＯＤ領域を指定するものである。供用“サ
ービスサイクルの仕様はＭＰＵマイクロコードによって
、暗黙裡に設定されることは注意を要する。システムプ
ログラムがサービスサイクルを共用する時、システムプ
ログラムはこの仕様に適合されねばならない。さもなけ
れば、動作は予測しえないことになる。ＭＯ６８０００
“メモリでマツプされた入出力“との互換性はＭ　Ｏ６
８０００周辺装置に透過であるレベルゼロのアドレスス
ペースを使って達成される。

（ｃ）　Ｓ　ＩＩＣＮ　Ｓ　Ｂ及びＣ０ＮＴＲ０Ｌサイ
クルのために、データストローブのピンＷＳＸＵＤＳ及
びＬＤＳは夫々、サービスアドレスビットＳＡ３、ＳＡ
２及びＳＡＩを与える。この手段によって、８つの独立
した３１１：ＮＳＫサイクル（ＳＥＮＳＫ／　Ａ　Ａ　
Ａ　）及び８つの独立したＣ０ＮＴＲ０Ｌサイクル（Ｏ
ＯＩＪＴＲＯＩ、／ＡＡＡ）が設定される。

ここで、ＡＡＡはエンコードされたサービスアドレスを
表わす。サービスアドレス信号はアドレスＸ　）　Ｏ−
フ（Ａ　Ｓ　）とほぼ同じタイミングを持っている。こ
れらの状態の下で、データストローブ制御のためのデー
タストローブピンが利用不可能のため、実際のデータス
トローブの制御機能のための他の手段が与えられる。Ｓ
ＥＮＳｍサイクルのために、アドレスストローブ（ＡＳ
）はアドレス／データのストローブの複合機能を遂行す
る。

０ＯＮＴＲＯＬサイクルに対して、出カサーヒスストロ
ーブ信号（ＯＳＳ）がＶＭＡピン上に発生される。Ｔｉ
１信号のタイミングはメモリーアクセス書き込みサイク
ルのデータストローブのｅイミングと一致する。

（ｄ）　ｆ−タバスの３２ビツとはすべてが各サービス
サイクルの間に使われる。工ＯＵはデータの検査又は修
正を行わないし、ＭＰＵからのサービスサイクル要求を
完了するための付加的サイクルの開始も行なわない。出
力サービスサイクルのために、３２ビツトの“データ“
がＭＰＵから取り出されそして１個のバスサイクルでＤ
３１−ＤＯＯを介して転送される。入力サービスサイク
ルのために、Ｄ３１−ＤＯＯの内容がＭＰＨに転送され
る。

Ｓ］ＩｃＮ５Ｋ及びＣ０ＮＴＲ０Ｌサイクルに関して、
第４図の表で特定された特定のＭＰＨのためのデータバ
スのフォーマットが第５図の表に示されている。このＭ
ＰＨに対して、プログラム−開始５ＩＩＣＮＳＩ！ｉサ
イクルは、デバイス応答（ＷＴＡＯＫ。

ＤＴＡＯＫ、ＥＴＡＯＫ、又はｖｐｈ）に従って、４つ
のデータバスのフォーマットのうちの任意の１つを認識
することが出来る。ＭＰＵ−開始５ＫＮＳＩサイクルは
この能力を持たない。ＭＰＵはこれらの通常の応答の夫
々に対して同じようにデータバスを解釈する。従って・
　“共用“５ＫＮＳ）Ｃサイクル（３〜７）に対しては
第５図に示されたような単一のデータフォーマットのみ
が使われる。これに反すると、デバイスは“共用〃サー
ビスサイクルの原始情報を知らないから、予測出来ない
結果をもたらす。

ＭＯ６８０００の割り込み肯定サイクルに対しては、外
部ロジックが下記のように、データバス上に８ビット割
り込みベクトル数を供給する。

ＢＴＡＣ！Ｋ　　　　　　　　　　　Ｄ３１−Ｄ２４Ｄ
ＴＡＯＫ　　　　　　Ｄ２３−Ｄ２６（ＭＯ６８０００
：ｌンパチブル）ＷＴＡＧＫ　　　　　　　　　　　Ｄ
Ｏ７−ＤＯＯｖ丁τ　　　　　　ベクトル無しく自動ベ
クトル）（ｅ）サービスサイクルに対して、工ＯＵはＭ
ＰＵへ、すべてのデバイス応答を無条件で報告する。

入力サービスサイクルに対しては、４つの通常応答、Ｗ
ＴＡＯＫ、ＤＴＡＣＫ、ＢＴＡＯＫ又ＪまＶＰＡのうち
の１つの応答を報告することが出来るが、−力出力サー
ビスサイクルに対しては、３つの応答、ＷＴＡＯＫｌＤ
ＴＡＣＫ又はＢＴＡＯＫのうちの１つの応答が利用可能
である。工ＧＨのこの性質は、Ｓ　Ｗ　Ｎ　Ｓ　Ｋ　／
　ＣＯＮ　Ｔ　ＲＯＬバスサイクルに対する“４から１
“の通常の出力と、′３から１“の通常の出力との間を
判別する手段を与える。この性質は本発明に従った工Ｏ
Ｕのプログラム可能のバスアーキテクチャの特性の１つ
である。

反対ニ、メモリアクセスサイクルに対して、工ＯＵはＭ
ＰＵのアクセス要求を満足させるために、アクセスされ
たデバイスと動作する。若し、１以上のバスサイクルが
必要ならば、工ＯＵは自動的にそのような付加的なサイ
クルを開始し、そして、ＭＰＵのアクセス要求が完全に
満足されるまで、付加的なサイクルを続ける。このバス
動作のすべてはＭＰＵに対して透過性を持つ。

（ｆ）サービスサイクルのアーキテクチャは“プログラ
ムすることの出来るピン’　（ｐｉｎ　−ｐｒｏｇｒａ
ｏｎａｂｉｌｉｔｙ）という重要な能力と同じ意味であ
ることが理解される。この能力は、バスサイクルの周期
において、工０υの外部手段が種々の出力信号ピンの確
定した状態を特定する機能である。サービスサイクルが
この性質を持っているから、アドレスバスのフィールド
の内容、サービスアドレス及び０ＯＮＴＲＯＬサイクル
のデータバスの全内容がＭＰＨによって制御される。こ
の性質のユニークさを理解するために、通常のメモリア
クセスサイクルが実行される方法を挙げてみる。即ち、
これらのサイクルに対して、インターフェイス制御装置
は、各特定のバスサイクルの要求を満足させるために、
１つ又はそれ以上のバスサイクルを遂行することにより
、そして実行アドレス、データストローブの選択及びデ
ータバスの内容（ＣＯＮＴＲＯＬサイクルのだめの）を
調節することによってＭＰＨのアクセス要求を満足する
よう動作する。この動作は本発明に従ったサービスサイ
クルの動作に対して、際立って対照的である。本発明に
従ったＩＣＵは介入を行なわず、その代りに、Ｍ　Ｐ　
Ｈの制御情報を直接に出力ピンに“通過“させる。この
能力は、ＭＰＵのみならずユーザのプログラム自身も、
アクセス要求及びアクセス要求のすべての属性をオリジ
ネートすることが可能となる重要な結果を生ずる。５Ｅ
ＮＳＫ又はＣ０ＮＴＲ０Ｌの要求が最終的に何処から来
たかについて工ＯＵは関知しないのにも拘らず、工ＯＵ
のアーキテクチャはユーザがプログラムすることの出来
るインターフェイスの特性の基礎となる。この性能は、
サービスサイクルの各要求に対して工ＯＵが行う細部ま
で解析シたステータス応答によって更に強化される。

工ＯＵアーキテクチャはまた、′マクロサイクル”の概
念を開示する。マクロサイクルは、マクロサイクル入カ
ブログレス（ＭＩＰ）信号によって判別される、論理的
に分離されたバスサイクルのシーケンスとして定義され
、以下の特性を持っている。

（１）マクロサイクルの周期の間で、工０．ｔＴは通常
ＨＡＬＴ　（停止）要求に応答しない。通常ＨＡＬＴ要
求はマクロサイクルの最終のバスサイクルの後にだけし
か取り上げられない。

（２）マクロサイクルを開始すると、工ＯＵは、マクロ
サイクルが完了するまで、バスの主導性（ｍａｓｔｅｒ
−ｓｈｉｐ）の如何なる要求にも応答しない。

（３）周辺デバイスによる、任意のマクロサイクルを再
履行するあらゆる通常の試みは、工ＯＵにマクロサイク
ルを終了させて、′再履行要求却下“ステータスをＭＰ
Ｕに与える。

マクロサイクルはＭＰＵからの“開始“及び“停止“（
ｓｔｏｐ）信号に応答して通常、開始しそして終了する
。マクロサイクルの目的は共用したメモリへのアクセス
を直列化する手段を与えることにある。マクロサイクル
は、ＭＣ６８０ｏｏマイクロプロセツサの拡大能力であ
るｔｅｓｔ−ａｎｄ−ｓｅｔ及びｃｏｍｐａｒｅ−ａｎ
ｄ−ｓｗａｐ命令をＭＰＵによつて実行する際に用いら
れる。

ＭＯ６８０００マイクロプロセッサのために、バスサイ
クルは、アドレスストローブを使って、共通りロックで
外部的に同期することが出来る。

この信号はバスサイクルの第２クロック周期の開始直後
に現われて、次の（第３の）クロック同期の開始前に有
効であるよう保証されている。本発明に従った工ＯＵは
ＭＯ６８０００よりも早期に生ずる完全クロック周期を
同期させる手段を与える。

これは、各バスサイクルの始めで付勢されるバスサイク
ルプログレス（Ｂｅ工Ｐ）信号で達成すれ、そしてバス
サイクルの最終クロック周期の開始まで活性に保たれる
。ＢＯ工Ｐ信号を使って、外部ロジックは、早期に完全
クロック周期を“開始“することが出来る。この能力は
単純な外部ロジックの基礎を与え、又はより良い性能を
与える基礎となる。

ＩＣＵパスサイクルの最小周期は入力に対して３クロッ
ク周期で、出力に対しては４クロック周期である。これ
はＩＣＵの隠れた能力である。然、シ、バスサイクルの
実際の周期は周辺デバイスの応答速度に依存する。′ス
トラップ“（５ｔｒａｐｐｅｄ）肯定信号を利用し、又
はバス入力サイクルの開始の１．５クロック周期内でそ
れらの肯定信号を付勢するデバイスは３つのクロック周
期動作を完成することが出来る。ストラップ肯定信号を
利用するが、然し３クロック読み取りサイクルに適合し
ない既存の外部デバイスのロジックを工ＰＵコンパチブ
ルにするために、工ＯＵはバス入力サイクルのピンで選
択可能な最小周期を備えている。３　Ｔ／？Ｔのピンの
使用を介して、バス人力サイクルの“通常“の４クロッ
ク周期（４Ｔ）又は”早い“３クロック周期（３で）の
最小周期を選択することが出来る。

実施例の具体的手段において、１６ビツトのデータ路が
ＭＰＵヘデータを入力しそして出力するのに用いられて
いる。これは、工ＯＵが単一のバスサイクルで外部バス
からフルワード（３２，ビット）を転送するために、２
つの内部（ＭＰＵ／工ＯＵ）サイクルを遂行しなければ
ならないことを意味する。その結果整列したワードを記
憶するための最小有効サイクルは７クロツク周期であり
、それは最初のハーフワードを緩衝記憶するため３クロ
ック周期を含み、そしてバスサイクルのために４クロッ
ク周期を含む。これは２つの’ｂａｃｋ−＼０−ｂａｃ
ｋ“サイクルに比べて１クロック周期の節約になる。Ｍ
ＰＵはオペランドの整列、即ちアライメントをチェック
しないから、工ＯＵは３クロック周期の緩衝記憶時間で
、すべての出力ワードのアライメントをチェックしなけ
ればならない。このアライメントのチェックは最初の２
クロック周期で完了するので、バスサイクルは、オペラ
ンドが整列していなくとも、わずか２クロック周期の遅
延だけで開始することが出来る。このバスサイクルは最
初のハーフワード、又は１ワードのうちの１バイトを転
送し、そして、ターゲットアドレスに基づいて、１つの
サイクル、又は２つのサイクル、又は３つのサイクルで
ワードの転送を完成することが出来る。従って、ワード
が整列していだとすれば、転送プロシージャは１クロッ
ク周期を節約することが出来るが、他方、若しワードが
整列されていなければ２つのクロック周期が失われる。

マイクロコンピュータの適用例の調査によって、整列ワ
ードの発生頻度は非整列ワードの発生頻度を超かに越え
て大きいことが分っているので、このプロシージャは、
バッファリング／チェツキングの周期及び単一の３２ビ
ツト出力サイクルが完全に除去されたとしても、実際上
、よりよい性能を生じる。バッファリング／チェツキン
グがバスの“オフライン“使用でしばしば重複される、
バスの競合が高い度合で生ずる場合には特に上述のこと
が当て嵌まる。周辺デバイスに３２ビツトのデバイスが
ないシステムはこの能力の恩恵に浴さない。従って、工
ＯＵアーキテクチャには抑制、即ち、サップレス３２ビ
ツト出力ピンが設けられ、これによりユーザは、バッフ
ァリング／チェツキングの遅延なしで、フルワード又は
パイ　　。

ト又はハーフワードを一時に記憶するよう工ＯＵを強制
することが出来る。

ＩＣＵは１５の別個の方法の任意の１つ及びその幾つか
の変化で、バスサイクルに応答する外部デバイスのため
の手段を与える。工ＯＨの外部インターフェイスの１０
本のピンに関連した工ＯＨのこの特性はそのサイクルの
結果をそのまま表わス信号によって・バスサイクルを終
了するた紗、オフチップ（ｏｆｆ−ｃｈｉｐ）ロジック
を付勢する。

この特性は、向上した性能の基礎であり且つ外部デバイ
スにおける応答ロジックの量を減らすための基礎であっ
て、工ＯＵのプログラム化（ｐｒｏ−ｇｒａｍｍａｂｉ
ｌｉｔｙ）にも寄与する。

１５個の応答は第６図に示された４つの明確に分れた応
答クラスに分類されている。４つの通常応答は混在した
ビット幅デバイス処理と、上で簡単に述べた工ＯＨのデ
バイス肯定（ＡＯＫ）報告特性との基礎である。特に通
常応答は、（ａ）メモリアクセスサイクルの間でデバイ
スのビット幅と、（ｂ）サービスサイクルの４つの結果
のうちの１つの“通常“結果とを判別するためのダイナ
ミック手段である。サービスサイクルに対して、工ＯＵ
はＭＰＵへ特定の通常応答を常に報告する。他方、ＭＰ
Ｕは非プログラムで開始されたサービスサイクルのため
に、その情報自身を使用することが出来る。又は、ＭＰ
Ｕはプログラムで開始されたサービスサイクルのために
状態コードをセットすることが出来る。後者の場合、プ
ログラムは特定の出力によって一度にブランチし、これ
によって１同じ情報をセンスするための付加的命令（及
びバスサイクル）の必要性を除去する。

第６図に示した８つのデバイス除外のすべてはＭＰＵへ
常に報告される。これはメモリアクセスサイクル又はサ
ービスサイクルに拘らずすべてのバスサイクルに適用す
る。デバイス除外に応答するＭＰＵの動作は任意である
。図示した例を取って説明すると、この特定のＭＰＨの
動作は以下の３つの条件材の動作の１つの動作を含む。

ケースＡ：関連したバスサイクルがプログラムで開始し
た８１！：ＮＳＦ：又は０ＯＮＴＲＯＬサイクルである
場合、その場合だけに限って、ＭＰＵはデバイス応答を
エンコードしそしてｓｗＮｓｍ１０ＯＮＴＲＯＬ命令で
指定された汎用レジスタ中にデバイス応答を記憶するこ
とが出来る。次に、その除外のための特定の動作を行う
ことなく、通常の動作に戻る。従ってこの状態の下で、
除外はＭＰＵに対して実質的な透過性を持つ。

ケースＢ：関連するバスサイクルがプログラムで開始し
た５ＫＮＳＩＩＣ又は０ＯＮＴＲＯＬサイクルではなく
、且つデバイス応答がＢＥＲＲかＤＴＥＸＮＣかＤＴＫ
ＸＮＩかＤＴＫＸＮ２　（単一の信号）の何れかである
場合、ＭＰＵはマシンチェックを強制し、そして符号化
された形式のデバイス応答を含む６５ピット割り込みコ
ードを発生しそして記憶する。

テースＣ：関連するバスサイクルがプログラムで開始し
た５ＩＮＳＩｎ又はＣ０ＮＴＲ０Ｌサイクルではなく、
且つデバイス応答が１個以上のＤＴＥＸＮ信号を含んで
いる場合、ＭｊＵは組合せ信号に特別の動作を取ること
が出来、そしてデバイスが発生した割り込みコード（プ
ログラムチェック又はマシンチェックに対応した）を、
デバイスカラ主メモリ中の適当な事前割り当てのロケー
ションへ移動することが出来る。

特定の除外をＭＰＵへ直ちに報告する結果、ＭＰＵは、
その除外を判別するためのその上のバスサイクルを取る
ことなく、その除外に対する特定の応答を一度に開始す
ることが出来る。これは性能を改善するばかりでなく、
デバイス応答が、汎用し゛　ジスタ（テースＡ）又は主
メモリ（ケースＢ及びＣ）の何れの場合にも効果的にバ
ッファされる。

これは、バスサイクルの出力ステータスをデバイスに保
持させる必要性を除去し、これによって外部デバイスロ
ジックを簡単化する手段を与える。

加えて、ケースＡは５ＫＮＳＩＩ：又は０ＯＮＴＬＯＬ
に対する除外応答の厳密な細部を持ったプログラムを準
備することによってＩＣＵのプログラム化に寄与する。

単一のインター７エイスチエツク（第６図参照）は、工
ＯＵがデバイス除外を処理するのと全く同じに、工ＯＵ
によって処理される。換言すれば、それは個々にＭＰＵ
に報告される。一方、ＭＰＵの動作は、ケースＡ及びＢ
のデバイス除外と同じである。従って、その結果はまた
同じであって、より良い性能と、単純化されたデバイス
デザインと・強化されたプログラム化の基礎を与える。

′インターフェイスチェック“応答と“除外“応答との
間のクラス分けは任意であることは注意を芦する。例え
ば、デバイスは複数のＡＯＫ信号を使って特定の除外を
意図的に作ることが出来るし、又はデバイスは制御サイ
クルに対するＶＰＡ応答に特定の意味を割り当てること
が出来る。従って、インター７エイスチエツクは通常の
意図的でない応答について、クラス分けしうるかも知れ
ないが、単純化するために、インター７エイスチエツク
は互に区別出来ない共通の応答クラスに纒められる。

工ＯＵは、適当な外部デバイスで開始される再履行要求
シーケンスに応答して、任意のバスサイクルを再履行す
る。各再履行要求シーケンスは以下の如き３つの基本位
相を含む。

（＆）準備位相。外部デバイスは再履行されるべきバス
サイクルに応答してＢＥＲＲ及びＨＡＬＴを表示する。

ＩＣＵはそのバスサイクルを終了することによって応答
し、そして無条件でバス仲裁を付勢する。若しマクロサ
イクルが進行しているならば、それもまたバスサイクル
と共に終了される。

（ｂ）待ち位相。外部デバイスはＢＫＲＲ及びＨＡＬＴ
信号を活勢に維持するが、それは要求シーケンスの進行
位相を開始する前に、外部デバイスが要求する論理機能
を遂行する。待ち位相の期間は任意であり、そしてバス
仲裁は工ＯＵで行われる。

（、）開始位相。外部デバイスの実行、即ちプロシード
の準備が整うと、それは、工ＯＵへ供給される以下の３
つのプロシード信号のうちの１つを付勢する。それらの
信号は、 （Ｃ１）再履行。外部デバイスは、ＨＡＩ＋Ｔ信号の除
去から少くとも１クロック周期後のＢＥＲＲの除去とし
て定義されている、Ｍ０６８０００コンパチブル“優先
開放“シーケンスを遂行する。これは、前のバスサイク
ルを再履行することを工ａＵに要求する。工ＯＵは、前
のバスサイクルがマクロサイクルの中にない場合にだけ
、この信号に応答してサイクルを再履行する。若し、マ
クロサイクルが開始されていたならば、工ＯＵは前のバ
スサイクルを再度動作せず、その代りに、ＭＰＵへ再履
行要求却下ステータスを与える。

（Ｃ２）無条件再履行。外部デバイスはＨＡＬＴ信号の
減勢と同期された補助リセツ）　（ＸＲＫＳ］ｌ［ｔＴ
　）信号の瞬間的付勢によって活勢化する優先開放シー
ケンスを遂行する。工ＯＵは前のバスサイクルを無条件
で再履行し、そして若しマクロサイクルが進行中である
ならば、それもまた、再開始され、そしてＭＩＦ信号は
アドレスストローブと共に再付勢される。このすべての
動作はＭＰＨに対して透過性を持っている。

（Ｃ３）取り消し。外部デバイスは、ＢＥＲＲ及びＨＡ
ＬＴの同時除去か又はＢＥＲＲの除去前のＨＡＬＴの除
去の何れかで限定される“逆関数“シーケンスを遂行す
る。これは、前のバスサイクルの再履行なしで開放する
ことと、再履行要求取り消しステータスをＭＰＨに転送
したこととをＩＣＵに報告する。

従って、工ＯＵ再履行アーキテクチャは、再履行プロセ
スの間でそのマクロサイクルを視覚で捉えられない侵略
の危険にさらすことな（、ＭＯ６ＢＯＯＯ型のデバイス
を動作するため、関連するＭＰＨのためのコンパチブル
な手段を提供する。この手段は、Ｍ０６８０００デバイ
スが工ＯＨのマクロサイクルを認識することが出来ず且
つ無条件の再履行要求シーケンスを遂行することが出来
ないことを補う。従って、ＭＯ６８０００型のデバイス
の代替“動作“は再履行及び取り消し動作だけである。

マクロサイクルにおいて、修飾された再履行要求は工Ｏ
Ｈによって常に却下され、これによってマクロサイクル
が侵略されるのを防止する。この場合、回復は、間接的
なソフトウェアで支持された手段で達成されねばならな
い。然しなから、工Ｏυで使用するために特にデザイン
された無条件の再履行要求（Ｃ２）を外部デバイスによ
って使用することは、これらの外部デバイスもまたｉ了
１−出力信号を使うことになるから、これによって、共
用メモリスペースは再履行プロセスの間で侵害されない
ことを保証する結果を生ずることは注意を喚起する必要
がある。

工ＯＵは周辺デバイスからの適当な要求に応答シテスべ
てのバスサイクルを′停止（ＨＡＬＴ）“する。術語“
ＨＡＬＴ“（停止）は現在のバーサイクルが完了したこ
とと、待ち状態に続くバス仲裁を付勢したこととを表わ
す。この場合、上述の待ち状態の間で、工ＯＵはそのバ
ス仲裁及び割り込み検出機能を除き、アイドルする。待
ち状態の期間は、周辺デバイスがＨＡＬＴ信号を“開放
した７時、任意に終了する。従って、ＩＣＵは再履行要
求シーケンス毎にバスサイクルを停止する。

ＨＡＬＴは通常タイプと疑似タイプとの２つのタイプに
定義される。通常ＨＡＬＴは常に、ＭＰＵに対して透過
であり、その関連パスサイクルはいつでも通常に完了す
る。更にまた、通常ＨＡＬＴはＨＡＬＴ信号を含む信号
に応答していつでも発生スル。マクロサイクルがない場
合、通常ＨＡＬＴは通常終了信号と共にＨＡＬＴ信号を
単に付勢することにより達成される。通常ＨＡＬＴはま
た、適当な再履行プロセスを介してすべてのバスサイク
ルで達成することが出来るが、一方バスサイクルはＨＡ
ＬＴ開放により再履行される。

疑似ＨＡＬＴは、上述した状態の下で、デバイスが以下
の３つのクラスの１つに該当した時に生ずる。即ち、（
ａ）常に、デバイス除外のとき、（ｂ）若し、バスサイ
クルが再履行でなければ、再履行のとき、（ａ）ＨＡＬ
Ｔが同時に付勢されていれば、インター７エイスチエツ
クのとき。対応する終了信号、が除去されると、工ＯＵ
は動作を再開して、ＭＰＵへ除外ステータスを転送する
。データ転送は正しく行われたかも知れないし、正しく
行われなかったかも知れない。従って、疑似ＨＡＬＴを
惹起した状態はＭＰＵに対して透過ではない。更にまた
、疑似ＨＡＬＴに関して、ＨＡＬＴ動作と）ｉＡＬＴ信
号の間に区別がある。成る疑似ＨＡＬＴは、例えば、第
６図の表に示されたデバイス除外の場合のように独立し
てＨＡＬＴ信号を発生する。尚、第６図において、疑似
ＨＡＬＴに対して、ＨＡＬＴ信号を同時に使用すること
は不必要か又は無効であることが示されている。

ＩＣＵのＨＡＬＴアーキテクチャの基礎はその再履行ア
ーキテクチャの基礎と同じである。工ＯＵは、バス仲裁
が付勢されたＨＡＬＴプロセスの間で、マクロサイクル
を、視覚で捉えられない優略の危険にさらすことなく、
標準的なＭ０６８０００型の周辺デバイスとコンパチブ
ルであるようデザインされている。Ｍ０６８０００型の
デバイスからの通常のＨＡ　Ｌ　Ｔ要求はマクロサイク
ルの間では単純に無視される。マクロサイクルのバスサ
イクルは、共用の装置資源の保全性が保証出来る時に限
って使用が意図されている特別のプロシージャ（即ち、
無条件再履行）によって通常は停止される。

工ＣＵは、バスサイクルに対する周辺デバイスの同期応
答に“障壁“手段を与え、これによって、この手段がな
ければ必要としたであろうバスサイクルの時間に対して
、１完全クロック時間の減少を達成することが出来る。

工ＯＵのこの特性を第７図に示された“４Ｔ″期間のバ
スサイクルのタイミング図を参照して以下に説明する。

このバスサイクルの期間は常に（４＋Ｎ）Ｔである。こ
の場合、Ｔはクロック周期で、（Ｎ＋ｌ）Ｔはバスサイ
クルの検出シーケンス（位相）の期間である。

通常終了に対してはＮ≧０であり、そして除外的終了に
対してはＮ≧１である。Ｎの値は周辺デバイスのみによ
って決められ、特に、周辺デバイスがバスサイクルの出
力制御に如何に速く応答出来るかによって決められる値
である。工ＯＵはクロックＳ４　と８５　の間の負の遷
移におけるデバイス応答信号をサンプルし、そして工Ｏ
Ｕ検出ロジックはＳ５　の周期でその出力を解析する。

検出ロジックの出力は工ＧＵの次の動作を決める。

従って、Ｓ５　の間で、若し、検出ロジックが終子信号
を検出すると、ｉ　−Ｍと、状態Ｓ６及びＳ７が無条件
で続き、これによりバスサイクルを終了する。ここで、
周辺デバイスの応答ロジックがバスサイクルの開始時点
から測って（３＋−ＩＴＩ７）時間を必要とする周辺デ
バイスの状態を考えてみる。この説明を簡単にするため
に、Ｎ　−０の特別の場合を説明し、それによって−理
論が分るようにする。このデバイスに対して、バスサイ
クルの応答はＳ５　の終りまで得ることは出来ない。こ
れは、工ＯＵがラッチしてデバイス応答を解析して、５
Ｔのバスサイクルの期間を導くために、他の１完全クロ
ック期間（Ｓ４　と８５　の間の負の遷移）が必要であ
ることを意味する。若し、周辺デバイスが工ａｙロジッ
クを侵略することを許され、そして特別のデバイスの発
生した取り消し信号を、アンドゲートを使って工ＯＵ検
出ロジックの出力へ供給したならば、そのデバイスはＳ
４゜の間で、バスサイクルの臨時の通常応答を表示する
ことが出来る。換言すれば、周辺デバイスは工ＯＨの動
作とそれ自身の動作とを重複し、そしてあとで最初の（
臨時の）応答を解析する。Ｓ５ｏの間で、若し、デバイ
スがこの時間でバスサイクルを完了することが出来ない
ことを、そのデバイスが発見したならば、デバイスはそ
の取り消し信号で単純に取り消しを申し立てることによ
って、工ＯＵ検出シーケンスの出力がバスサイクルを終
了させないようにする。この動作は第８図に示された取
り消し信号のタイミング図によって示されている。

他方、若し、デバイスがクロックの半分の期間だけ早期
に表示されたので、デバイスがバスサイクルを完了出来
ることを、デバイスが発見したとすれば、デバイスは検
出シーケンスの出力を妨害（゛取り消しを申立てること
によって）しない。従って、これらの手段によって、デ
バイスは５Ｔのバスサイクルではなく４Ｔのバスサイク
ルで通常の機能を遂行することが出来る。簡単に言えば
、このような手段は、動作が成功裡に完成することにデ
バイスを参画させ、そして、動作が成功裡に終らなかっ
た場合、この取り消しの方法を信頼あるものにする。こ
の能力が工ＯＵに含まれる。これは補助リセツ）　（Ｘ
ＲΣｓｍＴ）ピンを使って達成され、取り消し信号はこ
のピンに印加される。

取り消し信号はデバイス応答のすべてのクラスの開始信
号に対して有効であるが、然し、通常応答ではない“開
放′位相に対しては有効ではない。

更にまた取り消し信号は、その期間がＩＯＴである限り
、外部のリセットに危険なしに適用出来る。

外部のリセットの期間は取り消しプロセスの必要な期間
を超かに越えている。

ＩＣＵは、同時に動作しつる７個までの割り込み要求を
検出する能力を与える３つの別個の割り込み要求グルー
プを持っている。これらのグループは第９図の表に示さ
れている。各割り込み要求は、若しその要求が早期に除
去されれば、有効にすることは出来ない。割り込み要求
は何時でも与えることが出来る。同期及びスキュー動作
は工ＯＵで行われる。ＩＣＵは入力クロックの各員の遷
移で１０本の割り込み要求ピンをサンプルする。グルー
プ内のすべての割り込み要求は１クロック周期、早期に
検出される点と、その要求又は除去がＩＣＵの魯」り込
みレジスタ（工ＲＲ）に記憶される点とで同一である。

工ＲＲレジスタ中の割り込み要求はＭＰＵによってサン
プルされる、。最初の検出から、工ＲＲに記憶されるま
での工ＯＵを通る伝播時間は２．５Ｔであり、この場合
、Ｔは入力クロック周期である。この検出方法は割り込
み要求ライン上のすべての優先動作からＭＰＵ／工０Ｕ
ＶＬＳＩチップを遮蔽するようデザインされている。割
り込み処理はＭＰＨによってすべて処理される。各割り
込み要求はＭＰＵからの応答を直ちに引き出し、そして
、要求元へその応答を転送するために、ＭＰＵは工ＯＵ
の機能を再度引き出さなければならない。工ＯＨの実施
例と関連した特定のＭＰＵによってこの目的のために使
われる機能は第１０図の表に示されている。５つのシス
テム割り込み要求に対して、ＭＰＵはｓｎ：Ｎｓｘ／ａ
又はＳ　Ｋ　Ｎ　Ｓ　Ｗ　／　５サービスサイクル、即
ちセンスシステム割り込みコード低／高と称されるサー
ビスサイクルで応答する。これらのサービスサイクルハ
マイクロコード又はプログラムで開始させることが出来
る。即ち、それらはシステムの“共用〃サービスサイク
ルのなかにある。ＩＢＭシステム３７０の割り込みクラ
ス（５つのうちの１つ）は第４図の表に示されたように
アドレスバスのＡＯＤ領域と同じ位置にある。要求元は
これらのサービスサイクルの何れかに応答して、対応す
る割り込み要求を除去する。優先要求グループの割り込
み要求に対する応答は、システム３７００ＰＵステート
インジクータのピンに単独で現われ、そして、Ｅユニッ
トダンプの場合は、ダンプ自身の動作である。ダンプ要
求はダンプの完了前に除去さ、れるか、又はダンプは繰
返される。ＭＣ６８０００のグループのベクトル割り込
みに対するＭＰＵ７）応答は、ＭＣ６８０００の割り込
みにすべての点で対応する“割り込み肯定”サイクルで
ある。然しなから、要求元は、データバス上に以前に記
された３つのポジションの任意の１つのポジション中に
８ビツトの割り込みベクトル数をセットし、そしてその
ロケーションを適当な肯定（ａｋｎｏｗｌｅｄｇｅ−ｍ
ｅｎｔ）によって定義する。自動ベクトルはＭＣ６８０
００と全く同じにＶＰＡ応答を表示する。

ＭＣ６８０００のデバイス応答は勿論、割り込み肯定サ
イクルに応答して除去されるべきである。

工ＯＨのバス仲裁アーキテクチャはＭ　Ｏ６８０００の
それと同じである。それは、同じ３つの信号、バス要求
（ＢＲ大入力、バス付与（Ｂ（）出力）及、びバス付与
肯定（ＢＧＡＯＫ入力）を利用し、そしてその外部バス
にアクセスする限りにおいて、同じ３つのクラスのデバ
イス、即ち超マスク（ＩＣＵ自身）、マスク及びスレー
ブを包含する。工ＯＵは、他の２つのクラスの任意のデ
バイスと共にバスサイクルを開始することが出来るが、
一方、通常のマスタデバイスはスレーブデバイスとだけ
バスサイクルを開始することが出来る。スレーブデバイ
スはバスサイクルを開始する能力は持っていない。任意
の与えられた時間で、バスを制御しうるのは１個のマス
タデバイスに限られる。然しながら、ＭＣ６８０００の
ためにデザインされた成る種のマスク型のデバイスとの
互換性に影響する２つのアーキテクチャの間に成る特別
の差異がある０ 工ＯＵに対する、バス要求のバス付与応答は、ＢａＡａ
ｘ？：要求するマスタデバイスによる申立のために必要
な条件である。この条件の違反はＩＣＵとの衝突が生じ
、予測しえない結果を生ずる０このことのすべてを以下
に説明するが、説明を単純化するため、信号の表示方法
は論理状態を示し、実際のレベルを示すものではない。

（１）　Ｂ　Ｒは何時でも付勢することが出来、且つそ
れが申し立てられた直後に、要求元によって通常取り消
される。

（２）ＢＧはＢＲに対する工ＯＵの応答である。これは
その他の如何なる理由によっても付勢されない。最大応
答時間は特定出来ず、且つ要求元によって決定出来ない
。ＢＧがバスサイクルの間で付勢された時、その付勢は
バスサイクルの８６の初めに生じ、ＭＣ６８０００の場
合、１．クロック周期遅延する。ＢＧはＢＧＡＯＫの申
し立てに応答して取り消されるか、又はＢＲの事前除去
（取り消し）に応答して取り消される。

（３）Ｂ　Ｇ’Ａ　ＯＫはＢＧ−ＡＨの応答である。即
ち、ＢＧＡＯＫは、ＢＧが活性であり、同時に、ＡＳが
不活性でなければ、申し立てられるべきでない。

ＢＧＡＯＫがひとたび付勢されると、ＢＧＡＯＫはバス
のマスク状態の全期間の間、活性に保持されねばならな
い。バスのマスク状態は特定の制限時間はない。

（４）バスの′使用中“状態はＢＧＡＯＫ＋ＡＳと同じ
意味である。ここで、ＡＳ　　　は工ＯＵの工　ＯＵ 駆動されたアドレスストローブを表わす。与えられた使
用状態は特定の制限時間はない。従って、システムデザ
イナはオーバーラン可能のデバイスの必要性を考慮に入
れるべきである。

バス仲裁の“厳密な制御“の第１の理由は、ＭＣ６８０
００と異なり、ターゲットアドレスがサイクル毎に変わ
るかも知れない関連バスサイクルのシーケンスを遂行す
る工ＯＵの能力に関係している。特に他のデバイスに対
するバスの利用可能性は、マクロサイクル、非整列のオ
ペランドそして、１バスサイクルよりも多いバスサイク
ルを必要とするワード転送によって影響される。工ＯＨ
に対して、ＢＧ倍信号明確であり、且つ工ＯＨに従わね
ばならない。これはＭＣ６８０００の役割とは全く異な
っている。マイクロプロセツナに対して、ＢＧ倍信号、
（１）バスサイクルの間に付勢されたならば、バス開放
の初めを早期に知らせることと、（２）外部の直列優先
割り当てロジックを実行する手段とを与える実質的に単
なる便宜的なものにすぎない。例えば、Ｍ０６８０００
に対して、要求元はＢＲ又はＢＧＡＯＫを与えることに
よって、単にバス開放を結論し、そして、Ａｓの活性化
を監視する。これら′の信号の何れかが与えられた後、
４．５Ｔが経過し、Ａｓが不活性であれば、バスは直ち
に利用可能である。他方、上述の時間でＡＳが活性であ
れば、ＡＳが後で取り消されるや否やバスは利用可能に
なることが結論づけられる。ＭＯ６８０００に対して、
読み取り／修飾／書き込みサイクルはＭＯ６８０００の
サイクルの最も長い周期よりも長くなることはない。

たった２つの例外のケースを除いて、Ｍ　Ｏ６８０００
と同様に工ＯＵはバス仲裁を付勢することなく２以上の
ｂａｃｋ−ｔｏ−ｂａｃｋサイクルを取らない。

この２つの例外は（１）マクロサイクルが動作している
時と、（２）記憶された１バイトに続くハーフワードの
ピット列において、ワードではない整列された物理的境
界を持ったフルワードを記憶する時とである。

最後に、工ＯＵが３つの状態である高インピーダンス状
態にその状態を制御し又は維持する特別な状態があるこ
とを指摘する必要がある。これらの状況は以下の３つの
条件の同時発生である。それらの条件は、 （１）バスはＭＰＨによって必要がないことと、（２）
工ＯＵはアドレスストローブを駆動していないことと、
（３）以下の３つの条件のうちの１つの条件、即チ（ａ
）Ｍ　Ｐ　Ｕのコマンドに応答して工ＯＵがＨＡＬＴを
駆動することか又は、（ｂ）バス仲裁′状態マシン′が
バスのマスク状態の論理的有効要求を検出することか又
は、（Ｃ）バスが外部マスクの制御の下で使用中である
ことである。工ＯＵはまた、その３つの外部リセットシ
ーケンスの任意の１つの期間でその制御を３状態にする
。

〔実施例〕

本発明の理解を容易にするため以下の説明は幾つかの項
目に分けて記載する。最初の重要な主題は工ＯＨの外部
アーキテクチャである。このアーキテクチャはピンの接
続仕様とＭＰＵ／工ＯＵインターフェイスとの両方を含
む。Ｍ　Ｐ　Ｕ　／工ＯＵインターフェイスは外部アー
キテクチャの１部として考えるのが適当である。何故な
ら、ＭＰＵ及び工ＯＵは物理的には同じ’ＶＩ、Ｓエチ
ツプをヌ用するけれども両者は論理的には別個のもので
あるからである。このことは、区別が行われていない従
来技術とは異質の重要で且つ新規な相異である。

第２の重要な主題は実施例の形で示したこのアーキテク
チャの実施手段である。この実施手段は実行ロジックと
制御ロジックとを分けて取扱った２つの項目で説明され
る。ＭＰＵと同様に、工ＯＵは実行ユニットと制御ユニ
ットで構成されるのを特徴とする。実行ユニッとは制御
ユニットによって制御され、且つ、種々のレジスタ、ラ
ッチ、マルチプレクサ、ロジック、そしてＭＰＵ及びオ
フチップ（ｏｆｆ−ｃｈｉｐ）デバイスとの間の物理的
インターフェイスを与えるデータバス及びアドレスバス
を含んでいる。工ＯＨの頭脳は制御ユニットである。実
行ロジックの説明において、制御ロジックにより発生さ
れる制御信号の細部についての記載は行わない。その代
りに、これ等の信号自身は後述される項目で説明されて
いる。実行ロジックは、工ＯＨの種々の機能が遂行され
るメカニズムを形成する。制御ロジックは、これらの機
能が遂行される時期を決定する。

外部アーキテクチャ、 ピンの接続仕様 第１１図を参照すると、工ＯＵ１００はアドレスバス１
０１及び４バイト幅のデータバス１０２ａ。

１０２ｂ、１０２ｃ及び１０２ｄを介して、異なったア
ドレス幅及びデータ幅を有する複数個のデバイスに接続
されていることが示されている。例えば、代表的な１６
ビツ）ＭＯ６８０００デバイス１０３はアドレスバス１
０１の２３本のラインと、データバス１０２ｃ及び１０
２ｄの高位の２個のバイトとに接続されている。同様に
、代表的な８ビットＭ０６８００８デバイス１０４は１
９本のアドレスバス１０１のラインと、データバス１０
２ｄの高位バイトに接続されている。これ等の２つのデ
バイスは、データ幅の相異にも拘らず、同じデバイスの
ファミリーに属している。また、代表的なＭＯ６８００
デバイス１０５が示されており、それは１５本のアドレ
スバス１０１のラインとデータバス１０２ｄの高位バイ
トへ接続すれている。これは別種類の８ピツトデバイス
であり、デバイスの異なった７アミリーに属している。

これ等すべてのデバイスはまた、工ＯＵの種々の制御信
号ピンへ接続されており、このピンによってこれ等のデ
バイスと工ＯＵはコミュニケーションを行う。ＭＯ６８
００８及びＭＯ６８００デバイス１０４及び１０５の場
合は、必要とする幾つかの制御信号を発生するために、
付加的な小規模の集積（ＳＳ工）ロジック１０６が必要
である。既に市場で入手可能なＭ０６８０００デバイス
の７アミリーに加えて、本発明に従った工ＯＵはまた、
それ自身の３２ビツトデバイスのデザインと、アタッチ
メントとを考慮している。このタイプのデバイスが参照
数字１０７で示されている。第１１図に示されたデバイ
スの組合せは単なる説明のためであって、与えられたシ
ステムによって、これ等のタイプのデバイスで異なった
組み合せが出来ること勿論である。

ピンの指定及び工ＯＵの機能は第１２図に示した表に要
約されている。この表から、第１１図に示したＳＳエロ
ジック１０６はＭＯ・６８００デバイスで使われるデー
タストローブＤａを発生するため、Ｍ０６８０００デバ
イスで使われる上位データストローブＵＤＳ及び下位デ
ータストローブＬＤＳとを結合することが理解される。

加えて、アドレスＭＯ６８００１３及びＭＯ６８００デ
バイスに要求される低位アドレスピッ）ＡＯがロジック
１０６中の丁子１及び正ＤＳから取り出される。

ロジック１０６は真理値表及びアンドゲートによって表
わされる。

ワードストローブＴ１は、出力動作の間だけ、即ち工ａ
υが３２ピット全体を１列に並べて転送するためのデー
タバスを準備する動作の期間だけの非サービスサイクル
に付勢される。これらのビット転送のためのＵＤＳ及び
τＤＳはＭＯ６８０００の互換性を維持するため、同時
に付勢され、且つＡｌはゼロにセットされる。バイト及
びハーフワード転送はＵＤＳ又はτＤａだけを使った工
ａｎによって表示される。

読み取り／書き込みサイクルのためのアドレスバス１０
１は、ＭＰＵがアドレスビットＡ３１−ＡＯＩを使って
２　　個のハーフワード（１６ビツト）ロケーションま
でアドレスすることが出来ることを除いて、ＭＯ６８０
００マイクロプロセッサのアドレスバスとして全く同じ
重みを持っている。バスのＡ３２はアドレス用には使わ
れず、実アドレスタグに使われる。このタグが活性化（
高電位）された時、パスラインＡ３１−ＡＯＩ上の関連
するアドレスは実アドレスである。Ａ３２が不活性の時
は、関連したアドレスは仮想アドレスとして解釈される
。Ａ３２のレベルはＭＰＵだけによって決められる。

ワード転送肯定ＷＴＡＯＫ信号は、３２ビツトデバイス
がバスサイクルの出力制御の通常応答を表示するために
使われる。ＷＴＡＯＫ信号が入力、動作で使われた時、
その信号は、アドレスされたデバイスがアドレスビット
Ａ３１−Ａ２に対応する３２ビツトのフル整列ワードを
データバス上に、周期時間Ｔ３１　（Ｍ０６８０００の
電気的仕様書を参照）内で供給されたことを表わす。上
記のワードは、デバイスが工ＯＵからストローブ信号の
減勢を検出するまで、維持される。ＷＴＡＯＫ信号が出
力動作に応答して使われる時、ＷＴＡＯＫ信号は、デバ
イスがデータバス上にバイト、ハーフワード、又はワー
ドを受け取ったこと、そして工ＯＵがバスサイクルを決
定するため動作しうろこととを表示する。データバスの
フォーマッとはデータストローブによるバスサイクルの
開始時にデバイスへ表示される。

１　　１　　　１　　　　フルフード　　　　Ｄ３１−
ＤＯＯｏ　　　　１　　　　１　　　　　／−−７’７
−ド　　　Ｄ３１−Ｄ１６及びＤ１５−ＤＯＯすべての
サービスサイクルは３つのデータ転送肯定信号、ＷＴＡ
ＯＫ、ＤＴＡＯＫ、ＢＴＡＯＫ及びｆＴ下の任意の１つ
に応答して通常は終了しそしてそれらの信号夫々はＭＰ
Ｈにより判別される。出力サービスサイクル（ＣＯＮＴ
ＲＯＬ）は、７丁丁の応答がインター７エイスチエツク
を主することを除き、同じように取扱われる。割り込み
肯定サービスサイクルのために、各肯定信号は下記のよ
うな重みを有する。

デバイスの応答割り込みベクトルのロケーションＷＴＡ
ＯＫ　　　　　　　　　　　Ｄｏ７−ＤＯＯＤＴＡＯＫ
　　　　　　　　　　　Ｄ２３−Ｄ１６ＢＴＡＯＫ　　
　　　　　　　　　　Ｄ３１−Ｄ２４割り込み肯定サイ
クルにおける７丁丁の応答は、ベクトルが転送されなか
ったことと、プロセッサが割り込み要求を自動ベクトル
とすべきであることとを表わす。これは通常応答である
。

１３個のバスサイクル応答信号の各々は負のエツジでト
リガされるＤ−タイプの７リツプ７０ツブのＤ−人力に
供給される。これらの同期フリップフロップの出力はＭ
ＰＨにただ１つのステータス応答を発生する工ＯＨの検
出ロジックを駆動すすると、ＭＰＨに通常ステータス応
答を発生する。

１個以上の肯定信号を検出すると、′インター７エイス
チエツク“を発生する。工ＯＵが肯定信号を記憶し、そ
して除外信号が記憶されなかった時は、工ＯＵは、第７
図に示されたように、バスサイクルのステータス６に入
る。

バイト転送肯定信号、ＥＴＡ、ＯＫはバスサイクルの出
力制御へ通常応答を表示するため、ＭＯ６８００とは異
種の８ビツトデバイスによって用いられる。

ＢＴＡＯＫ信号が入力（読み取り）動作に使われた時、
その信号が、１バイトの取り出し、又は１６ビツトの高
位バイトの取り出しである場合、アドレスされたデバイ
スはデータバス１０２ｄのＤ３１−ｎｚ＋上に、周期時
間Ｔ３１内でアドレスバイトをセットしたか、又はセッ
トするだろうことを表わす。若し、取り出し要求が１６
ビツトのハーフワードであったならば、工ＱＵ１００は
ＥＴＡＣＫに応答して、ハーフワードの低位バイトを取
す出すよう直ちに動作する。出力（書き込み）動作に対
して、ＢＴＡ（１！に信号の付勢は、アドレスされたデ
バイスがデータバス１０２ｄのＤ３１−Ｄ２４上の情報
のみを読み取ったことと、工ＯＵが閃連するバスサイク
ルを終了するよう動作することとを表わす。デバイスは
Ａ３１−ＡＯに対応するロケーションにバイトを記憶す
る。この場合丁子１−１ならば、ＡＯ−１であり、若し
ＵＤＳ−０で且つＬＤＳ−１ならば、ＡＯ−１である。

若し、ＢＴＡＯＫが１６ピツト記憶（ＵＤＳ−ＩＪＤＳ
讃１）に応答してＢＴＡＣＫが受け取られたならば、工
（ｌｌＵｌｏｏは低位バイトを記憶するため、別のバス
サイクルを自動的に遂行する。すべてのバイト出力転送
に関して、バイとはデータバスのすべてのカドラント上
で重複する。

有効メモリアドレスＶＭＡ及び駆動Ｅ信号が、これらの
信号に関するＭ０６８００の仕様と合致して、ｖＰＡに
応答して印加される。

ＩＯ’Ｈの信号のレパートリが第１２１Ｎの表に示され
ている。第１２図で定義されていない信号が第１１図に
示されているが第１１図は装着能力と、工０Ｕ１００及
び外部接続のデバイスの間の基本的なコミュニケーショ
ンとの明確な概念を与えるための単純化した図である。

外部アーキテクチャ、 ＭＰＵ／工ＯＵインターフェイス 第１３図に示されたように、工ＯＵＩ　Ｄｏは外部デバ
イスと、チップ上のＭＰＵ、即ちオンチップＭＰＵとの
間のコミユニケージロンを与える。

ＩＣＵへのコマンドはＭＰＨに置かれたプロセッサコマ
ンドレジスタ（ＦＯＲ）１０８で発生される。このレジ
スタの内容は第１４図に細部が示されている。コマンド
に対するステータス応答は工０Ｕ１００の中の検出ロジ
ック１０９中で発生され、そして、後で説明されるよう
な１８本のステータス応答信号ライン５ＲＯ−３Ｒ１７
を介してＭＰＵへ転送される。第１５図及び第１６図の
タイミング図で示されているように、コマンドは入力ク
ロツクの降下エツジにおいてのみ、工ＯＵによって取り
上げられる。前のコマンドに対するサービスが進行して
いなければ、又はＨＡＬＴ状態のためにＭＰＵへのサー
ビスが臨時に禁止されているのでなければ、工ＯＵは、
コマンドが検出されるまで、降下エツジ毎にｐｃｉｌ　
０８の内容をストローブし且つ緩衝記憶する。ＦＯＲ階
層は３つのレベル、ＦＯＲ，ＦＯＲ’及びＦ　ＯＲ’を
含む。ＦＯＲ１０８は最高のレベルであり、ＭＰＨにお
けるコマンド全体を表示する。ＦＯＲｌ　０８はＭＰＵ
中の物理的なレジスタである必要はないことは、この道
の専門家には理解されるだろう。ＦＯＲ’１０８は、コ
マンドシーケンスの間でＩＣＵ中でバッファされるとき
のＦＯＲｌ　０８の完全な複製である。

コマンドシーケンスはバスサイクルのステータス６及び
７で重複されるから、ＦＯＲ’　１Ｑ８’はバスサイク
ルの間で変更することが出来る。ＦＯＲ’１０８′の信
号はパスサイクル全体にわたって維持されなければなら
ないので、ｐａＲ’１０８’はアドレス選択を制御する
ため、若しくは機能コードを設定するために用いること
は出来ない。従って、緩衝記憶を行うための第３のレベ
ルが必要となる。これはＦＯＲ’　１０８’の選択ビッ
トを受け取るｐｃＲ’１０８“によって与えられ、ＦＯ
Ｒ”はバスサイクル全体にわたって、即チｐ　ＯＲ１（
Ｓ）、ＦＯＲ２（Ｐ）及びＦＯＲ３（Ｂ）の間、固定さ
れねばならない。また、ｐ　ＯＲ４（Ｂ４）　、ＦＯＲ
ＩＯ（Ｗ工。）、ＰＣＲＩＩ（Ｗ　　）及びｐａＲｌｇ
（Ａ）がＰＯＲ“１０８”中にバッファ記憶される。Ｆ
ＯＲ“１０８″は第１３図に示されたように実現化され
、各バスサイクルの開始時に、ＦＯＲ’　１０８’から
ロードされ、そしてコマンドシーケンスによって緩衝記
憶の読み出しが行われる。

例工ばバスサイクルのようなコマンドの実行は、ＦＯＲ
’　１０８’がロードされた後、半クロックだけ早期に
開始する。現在のコマンドに対するサービスが完了し、
且つバス除外がなければ、ＩＣＵｌｏｏは、現在のコマ
ンドの進行状態を表わす信号の上昇エツジの直後に次の
コマンドの検索を始める。第１６図に示されたように除
外状態（例えば、パスのエラー）の場合、工ＯＵは、除
外状態信号の立ち上りエツジ後、２Ｔまで、次のコマン
ドの検索を開始しない。それにも拘らず、ＦＯＲ’１０
８′のロードはクロックの負の遷移の時にだけに生ずる
。換言すれば、コマンドの感知は通常の場合より２Ｔだ
け遅延されるということで鼻る。

このことは、ＭＰＵがＦＯＲの現在の内容を置換し又は
取り消すための時間をＭＰＵに与える。従って、ＭＰＵ
は、コマンドがクロックの負の遷移で、ＦＯＲ’中に安
定してロードされるように、入力クロックの上昇エツジ
で工ＯＵヘコマンドを供給するようデザインされねばな
らない。ＦＯＲ１０８と、３１ビツトのアドレス出力（
アドレス出力レジスタＡＯＲＩ　１０から来る）との両
方は、工ＯＵＩ　００が動作を行うために必要とされる
すべての情報を提供する。

プロセッサのインターフェイスはまた、第２３図に示さ
れているように、２つの３２ビツトのデータ路、ＤＩ（
ＭＰＵデータ入力レジスタ、Ｄ工Ｒ１１１へ差し向けら
れる）及びＤｏ（データ出力）１１２を含んでいる。各
通路の高位バイとは低位ストレージに含まれている任意
のバイトのセットに関連した低位ストレージアドレスと
常に対応する。最上位ビッとは高位バイトの高位ビット
である。使われるべきデータ路、ＤＯ又はＤＩの何れか
の各１６ビツトのハーフワードは１ビツトの整列コード
、即チアライメントフードでＭＰＵによって特定される
。すべてのハーフワード転送はＤＯ又はＤＩの高位ハー
フワードか又は低位ハーフワードの何れかを介して行わ
れる。すべてのバイト転送は指定されたハーフワードデ
ータ路の低位バイト位置を介して行われる。

本発明に従った工Ｃυの実施例と共に使われる特定のＭ
ＰＵに対して、すべてのワード転送は２個のマイクロ命
令によって、ハーフワードｔ−一時に転送して達成する
。これらの２つのマイクロ命令の各々はハーフワードを
対象としている。更にまた、これらのマイクロ命令の第
１の命令はストレージ中のすべてのバイトアドレスＡの
ハーフワ−ドを対象としている。ハーフワードハイ即ち
、高位ハーフワード（ＨＷＨ）の取出し又は記憶として
のこのマイクロ命令はＦＯＲｌ　０８の中でＭＰｔ＋に
より区別され、そして第２のハーフワード動作が続くこ
とを暗示する。第２のマイクロ命令はストレージ中のバ
イトアドレスＡ＋２のハーフワードを対象としている。

対象ハーフワードのオペランドは、各レジスタのための
アライメントコードによって特定された如くに、Ｄ工１
１１か又はＤ０１１２の何れかの高位又は低位ハーフワ
ードの何れかを使う。工ａｔｒ１００に対して、これら
の２つのコマンドの各々は、すべてのコマンドの場合と
同様に、それ自身のステータス応答を発生する。

本発明の実施例と共に使われた特定のＭＰＵはアライメ
ントをチェックしない。従って、工０Ｕ１００は、低位
アドレスビットがワード（隣り合った４個のバイトを表
わす）に対する出力サイクルを遂行する前に、低位アド
レスビットをチェックしなければならない。更に、取り
出しコマンドの場合、若しＡＯ−１１ならば、工ＯＵは
コマンドを実行する代りにＭＰＵコマンドに応答して、
奇数命令アドレスの除外ステータスを発生する。

既に説明したＭＰＵ／工ＯＵインターフェイス機能に加
えて、割り込み要求レジスタ（工ＲＲ）１１３及び外部
リセットレジスタ（ＸＲＲ）１１４が第１３図に示した
ように工０Ｕ１００の中に設けられる。工ＲＲ１１３は
ＩＣｔｙの１０個の割り込みピンから取り出される割り
込み信号を緩衝記憶スる。ステートインヂケータはＭＰ
Ｕと工ＯＨの外部ピンの間の直接接続によって表示され
ることは注意を要する。工ＯＨの外部ピンは第１３図の
下部に示されている各ピンと共に、すべて第１２図の表
で定義される。第１３図のステートインヂケータはここ
で開示された工ＯＵに関係はないが、然し、本発明の実
施例に使われた特定のＭＰＵの機能に関係する。より特
定して言えば、ＭＰＵはＩＢＭシステム３７０のプロセ
ッサに相当している。従って、本発明の実施例はＩＢＭ
システム３７０のプロセッサと、モトローラＭＯ６８０
００コンパチブルデバイスとのインターフェイスを与え
る。

然しなから、この実施例は１例であって、本発明に従っ
て、他の組み合せが可能であることを再度強調する。

、説明を簡略化するため、本発明の実施例に使われる特
定のＭＰＵはシステム３７０ＭＰＨであるとして説明す
る。

実施手段、 実行ロジック 第２１図は工（１！Ｕ１００のアドレス回路の細部を示
す。この回路はＭＰＵのアドレス出力ＡＯＩＩＯから、
アドレスビットＡ０１及びＡＯＯを受け取る非同期アド
レス選択ロジック１１５を含んでいる。アドレス選択ロ
ジック１１５はまた、後述する制御ロジックから信号ｚ
′、Ｙ′及びＷ工Ｐ′を受け取り、そして下記の真理値
表に従って、出力ゲート信号ＡＧＩ及びＡＯ２を発生す
る。以下の表で、又は“無関係“の条件を表わす。

ロジック１１５のＡＧＩ出力はアドレスバス上の低位ア
ドレスビットＡ１としてＡＯＩ又はＡＯＩの何れかを選
択するのに使われる。ロジック１１５のＡＧ２出力はＡ
ＯＩＩＯからのＡ　Ｏ３１−ＡＯ２ビットか又は、１を
加えられたＡＯ３１−ＡＯ２アドレスの何れかを選択す
るのに使われる。増加されたアドレスはＡｏｌｌｏのＡ
Ｏ３１−ＡＯ２ビットに１を加えるＡＬＵＩ　１６によ
って発生される。ＡＧＩ及びＡＯ２によって選択された
アドレスビットと、ＡＯｌｌＯからのアドレスビットＡ
Ｏ３２は３状態ドライバ１ｔ７によって表示された３状
態アドレスバスに供給される。３状態アドレスバスはア
ドレス付勢フリップ７０ツブ１１８によって付勢される
。

データフローロジックは第２３図に示されており、図示
されたように相互接続された入力マルチプレクサ（工Ｍ
ｔｙｘ）１２１、出力マルチプとフサ（ＯＭＵＸ）１２
２及び入力／出力レジスタ（工０Ｒ）１２３を含む。Ｏ
ＭＵＸｌ　２２はまた、データバスからレジスタエＯＲ
Ｏへ高位バイトを導くため、ダブルサイクル入力の第１
バスサイクルの期間で使われる。工ＯＲＯには、ダブル
サイクルの最終サイクルで使われるバイトがバッファさ
れる。このようにして、事前設定される共通バッファ（
工０ＲＯ）の使用が第２サイクルの間でハーフワードを
組み立てる処理を単純化する。然シナから、第２サイク
ルのためのデバイス応答ハ第１サイクルのための応答と
同じである必要はないこと、即ち、ハーフワードは物理
的に２つのスパンに分離して別のストレージに入れうろ
ことは注意を要する。

本発明の実施例で実施されているように、　ＯＭＵＸ１
２２はすべての入力サイクルに対して、工ＯＲＯへＤＯ
ｌＤｌ及びＤ３を接続する。然しながら１工ＯＲ１２３
の実際のロードは検出シーケンスによって決定される。

例えば、成る取り出しサイクルは工ＯＲ３及び工ＯＲＯ
中のワードの低位バイトで終了する。同じ状態が入力サ
ービスサイクルの間でも生ずる。工ＯＲＯは上述の２つ
の状態の何れにも使われない。

ＯＭＵＸｌ　２２非同期制御ロジックは第２４図に示さ
れる表によって定義される。高位ハーフワードの出力の
緩衝記憶動作（第２４図に示された表中のＱ−０）の場
合、重要な制御はアライメントコード八“だけである。

ＦＯＲ’１０８“　（第１３図）のロードは、Ｄ２３（
上位ハーフワード記憶の実行の間）及びＨ２６（以下に
細部を述べる出力サービスサイクルの最初のマクロサイ
クルの間）において、コマンドシーケンスによって付勢
される。これは、ＦＯＲ“１０８“がＭ　Ｐ　Ｕ　／工
ＯＴＴサイクルの“ワインダツプ’　（Ｗｉｎｄ−ｕｐ
）及び“走り初め“　（ｓｔａｒｔ−ｕｐ）（第１５図
参照）の終りに対応するコマンドシーケンスの第１の実
行及び第２の実行の終りでロードされることを意味する
。一方、工ＯＲ１２３は、ＭＰＵ／工ＯＵバスサイクル
の“コマンド及び検索“フェースの第２の負のエツジま
で、即ち、コマンドシーケンスの開始後、３．５Ｔまで
、ロードされない。従ってＯＭＵＸｌ　２２は、この場
合のタイミング要求を満足させるために、ＦＯＲ“１０
８“の第２０−ドの後、１．５Ｔの周期内で“設定“さ
れなければならない。

すべての出力バスサイクルに対して、ＯＭＵＸ１２２の
設定は第２４図に示したようにＷ工Ｐ′Ｙ’、Ｚ’及び
ＡＯ’＋７）出力値及びＰＯＲ“１０８’の内容に依存
する。Ｗ工Ｐ′、Ｙ′、ｚ′及びＡＯ’の出力値はバス
サイクルの８１の期間で出現し、そしてアドレスバスの
仕様を満足するように、Ｓ３の開始までに安定にされね
ばならない。一方ＯＭＵＸ１２２は出力データの仕様を
満足するために、Ｓ４の終りまで、即ち、入力制御（Ｗ
工Ｐ′、Ｙ′、２′及びＡＯ′）の設定後、約１クロツ
ク（Ｔ）までに安定にされなければならない。

入力サイクルの場合、ＯＭＵＸの設定は、検出シーケン
スの８５まで生じない、デコードされたデバイス応答に
依存する。従って、ｏＭＶｘ１２２は終了シーケンスの
Ｓ６の終りにおいてストローブされるデータのための時
間内に設定されなければならない。従って、ＯＭＵＸＩ
　２２の設定時間はすべての場合、最も厳しいＴ　／　
２である。

第２４図のＯＭＵＸ制御ロジック表と同様なＩＭＵＸ制
御ロジック表が第２５図に示されている。ＯＭＵＸ１２
２と共に工ＭＵＸ１２１は検出及び終了シーケンスの間
で設定し、且つＳ６及びＳ７の間の負のエツジにおいて
設定を満足しなければならない。

工ＭＵＸ１２１のための４つのバイト入力は３２ビツト
の双方向性データバスへ直接接続される。

工ＭＵＸの他の４つのバイト入力は第２３図に示された
ように工ＯＲ１２３から取り出される。

機能制御ロジックは第１９図に示されており、バスサイ
クルの間のみに有効である信号ＦＯＯ１ＦＯＩ及びＰＣ
Ｂを発生する。入力はＦＯＲ“１０８“からである。こ
のロジックは２人力オアゲート１６０．１３１及び１６
２を含む。ＰＯＲ“　（Ｂ“３）のサービスサイクル表
示ビットがこれらのオアゲートの夫々の１つの入力へ供
給される。ＰＯＲ“ｌ（Ｓ”）はオアゲート１３０の他
の入力へ供給され、ＦＯＲ“２（Ｐ“）はオアゲート１
６１の他の入力へ供給される。ＰＣＢ“２　（Ｐつはま
た、オアゲート１３２の第２人力へ供給されるが、然し
、この入力は反転入力である。オアゲー）１３０．１３
１及び１３２の出力は３状態ドライバ１３３．１３４及
び１６５を経て工ＯＨの出力ピンへ接続される。

バスサイクル制御（第１２図及び第１３図参照）は種々
の出力ストロープを含んでいる。アドレスストローブの
７リツプ７０ツブ１３７は第２６図に示されている。ア
ドレスストローブの７リツプ７０ツブ１６７の出力は反
転３状態ドライバ１３８を経て工ＯＵの出力ピンに接続
される。データストローブのロジックは第２６図に示さ
れている。

データストローブ選択ロジック１４０は第２７図に示さ
れた真理値表によって定義される。選択ロジック１４０
はＷＩＰ’　、ｙ’　、ｚ’及びＡＯ’信号を入力とし
て受け取る。選択ロジック１４０はまた、ＰＯＲ’　１
０８’がらの出力信号ｎ／３及びｗ　／　−ｗ　／　　
ｗ　／　　　ｗ　／　　　を受け取る。

選選択ロジック１０４より発生された出力はアンドゲー
ト１４１．１４２及び１４６へ供給されるＬＤＳ’　、
ＵＤＳ’及びｗｓ’である。これらの２人カアンドゲー
とはオアゲート１４５を通って、データストローブ付勢
フリップフロップ１４４によって付勢される。アントゲ
−）１４Ｌ　１４２及び１４３はまた、オアゲート１４
５を経たアンドゲート１４６の出力によって付勢される
。アンドゲート１４６への入力はＦＯＲ’　ｉＱ３／か
らのＢ′　及びＢ′　信号であり、このアントゲ−とは
データストローブ・アリツブフロップ１３７の出力によ
って付勢される。アンドゲート１４１．１４２及び１４
６の出力は関連する反転３状態ドライバ１４７．１４８
及び１４９を介して工ＯＨの出力ピンへ接続される。第
２６図にはまた、ＭＯ６８００周辺制御のＶＭＡ信号を
発生する有効メモリアドレス（ＶＭＡ）ロジックが示さ
れている。

このロジックの出力は、オアゲート１５６を経て工ＯＨ
の出力ピンへ接続される。オアゲート１５３の他の入力
はアンドゲート１５４から供給され、アンドゲート１５
４はＰＯＲ’　１０８’から３１３及びＥ／４信号を入
力として受け取る。アンドゲート１５４はデータストロ
ーブ付勢フリップフロップ１４４によって付勢される。

３３　’　　ｗｍ　Ｂ’−１は出力サービスサイクルの
間にのみ出力することは注意する必要がある。

第２６図のロジックによって、レベル−ゼロのサービス
サイクルは、（１）アドレスの内容によって、そして（
２）３本のデータストローブ・サービスアドレスピン１
４７．１４８及び１４９によって完全に限定される。サ
ービスアドレスは特定の５ＫＮＳＥ／　ａ　ＯＮ　Ｔ　
ＲＯＬサイクルを区別する。すべてのサービスサイクル
のためのサービスアドレスのタイミングは、アドレスス
トローブ（ＡＳ）のタイミングと同じである。サービス
アドレスはアントゲ−）１４６の作用によってサービス
サイクルが限定される。レベル−ゼロ入力サービスサイ
クル（ＳＩＤＮＳＩＣ）に対して、アドレスストローブ
（ｎ）がアドレスストローブ及びデータストローブの両
方のために使われる。換言すれば、アドレスストローブ
はアドレス／データ・ストローブの複合能力で外部デバ
イスに作用する。レベル−ゼロ出力サービスサイクル（
ＣＯＮＴＲＯＬ）に関しては、３状態ドライバ１５２に
よって駆動される出力サービスストローブがデータスト
ローブプとして付勢される。そのタイミングは、アンド
ゲート１５４の作用によって、通常の記憶サイクルの間
で、データストローブのタイミングに対応する。

ＶＰＡはレベルとは無関係に、すべての入力サービスサ
イクルに対する通常の応答であるから、これにより、モ
トローラのコンパチブル自動ベクトル要求を維持するこ
とが出来る。一方、出力サービスサイクルに対しては、
ＶＰＡは許されず、若Ｌ［われだならば、インタ−７エ
イスチエツクカ発生される。従って、５ＫＮｓＫサイク
ルのためのサービスアドレスのタイミングはＣ０ＮＴＲ
０Ｌサイクルのタイミングとは異なっていることは注意
を要する。Ｃ０ＮＴＲ０Ｌサイクルに対しては、サービ
スアドレスは５ＩＮ４９にサイクルよりも１０シツクの
遅延で現われる。これは、Ｓ］！、ＮＳＫ／　ＣＯＮ　
Ｔ　ＲＯＬサイクルがＭＯ６８０００に関連しておらず
、従ってサービスアドレス信号のタイミングはモトロー
ラの仕様に合致する必要がないから、全く問題がない。

５個のバスサイクル制御出力信号の最後が読み取り／書
き込み（Ｒ／Ｗ）信号である。読み取り／書き込みフリ
ップフロップ１５１が第２０図に示されている。フリッ
プ７０ツブ１５１の出力は３状態ドライバ１５６を介し
てＩＯＨの出力ピンへ接続されている。

ハスサイクル入カブログレス（ＢＣ工Ｐ）信号は第１２
図に示された表に示されたタイミング信号の１つである
。バスサイクル人カブログレスの７リツプフロツプ１５
４は第１７図に示されている。フリップ７０ツブ１５４
の出力は反転３状態ドライバ１５６を介して工ＯＨの出
力ピンへ接続されている。第１８図はフリップフロップ
１５４の動作を示すタイミング図である。

外部デバイスはバスサイクルの制御出力信号に応答して
１以上の非同期制御入力信号を生ずる。

９個の制御人力信号がある。

各制御入力信号は第５８図の下部に示されたように、負
のエツジでトリガされる関連したＤタイプフリップ７０
ツブ１６１−１．！５９のＤ入力に供給される。このよ
うにして、これらの信号はブロックの各員のエツジでサ
ンプルされる。一方、同期フリップフロップの出力は検
出シーケンスロジック１７０に供給される。この非同期
制御ロジックは次項の工ＯＵ制御で説明する。

実施例、 制御ロジック エＯＨの制御ロジックの全般の構成は第２８図のブロッ
ク図で与えられる。このブロック図によって、工ＯＵの
複雑な制御機能は協同して動作する下記の４つのシーケ
ンスに分けて説明される。

（１）　Ｍ　ｐ　ｔｙササ−スシーケンス（ａ）コマン
ドシーケンス （ｂ）実行シーケンス リセット出力 バッファ読み取り バッファ書き込み バスサイクル ＨＡＬＴ　（停止）出力 （ｃ）ポスト終了シーケンス （２）バス仲裁シーケンス （３）割り込みシーケンス （４）外部リセットシーケンス 術語、′シーケンス“は関連するロジックにより遂行さ
れる論理ステップのシーケンスを意味する。

換言すれば、これは、ロジックがどのようにして実施化
されるかということとは区別して、ロジックが遂行する
動作そのものの順序である。これらのステップを以下に
説明する。

バス仲裁シーケンス、割り込みシーケンス及び外部リセ
ットシーケンスは相互に完全に独立してオリ、且つＭＰ
Ｕサービスシーケンスからも独立している。これら３つ
の独立したシーケンスの各々は常時付勢することが出来
て、それらの特定の信号を検出し、且つそれに応答して
連続的に動作する。一方、ＭＰＵサービスシーケンスは
シーケンスのエンドレスチェーンを含んでおり、エンド
レスチェーンの各シーケンスは、それ自身の動作を終了
する前に、少くとも１つの他のシーケンスを付勢する。

２個以上のＭＰＵサービスシーケンスは同時に動作を行
わない。多くの場合、それは一時に１つのシーケンスが
遂行される。然しなかう、成る種のＭＰＵサービスシー
ケンス、即チ第２８図のスイッチ位置により示されたコ
マンドシーケンス、そしてポスト終了シーケンスの各々
は相互に排他的である。これらのシーケンスの夫々を付
勢し、又は減勢する特定の連結は以下に説明される。

更に、ＭＰＵサービスシーケンスはバス仲裁ロジックか
らの３個の信号（ＢＧＥ、ＢＲ’及びＢＧＡＯＫ）によ
り３つの位置（コマンドシーケンス、ＰＴＳ４及びＰＴ
Ｓ６）にインターロックされる。第２８図に示されたこ
のインターロックは関連したシーケンスでバスサイクル
の開始を胆止する。その間、バスは仲裁のため、臨時に
利用不可能になる。

゛　工ＯＵ制御機能の全般的な複雑性のために、第２８
図に示された機能の解析はその機能を理解し、且つ成功
裡に実行するために不可欠なことである。

従って、この機能の解析は独特であり、本発明の要素の
１つである。良好な実施例は第２８図に直接基礎を置い
ており各シーケンスは分離して実行される。実際的なそ
のような実行の模式図は示す必要はない。例えば、ＭＰ
Ｕサービスシーケンスは単一の“状態マシン“のロジッ
クによって実行することが出来る。それにも拘らず、第
２８図はそのような“状態マシン“のベースとして、又
は実施化の１態様として示しである。

本発明に従った制御シーケンスの各々の実施例を以下に
述べる。全体として、以下の説明は３つの要素を含んで
いる。即ち、（１）タイミング図、シーケンスが行うこ
とを特定すること、（２）そのシーケンスの論理的実行
を述べた論理図又は真理値表、（３）その実施装置の動
作を述べたフローチャート、以上の３つの要素である。

項目（３）は項目（１）によって説明される要件を満足
することが理解されるであろう。

先ず、シーケンス相互のコミユニチージョン及びシーク
ンス内コミュニナーションのために使われる実施要素の
成るものについて先ず述べることとする。

シーケンス相互の及びシーケンス内の コミュニケーションロジック このロジックは、１つのシーケンスによって、又は１以
上のシーケンスによってセット／リセットされる制御７
リツプフロツプを含む。７リツプフロツプの状態はセッ
ト／リセットのシーケンスによるか、又は他のシーケン
スによって、後で問合せられる。これらの７リツプフロ
ツプのなかに、Ｗ工ｐ、Ｙ及び２フリツプフロツプ及び
それらのバッファ、そしてＷ工Ｐ′、Ｙ′及びＺ’７リ
ツプフロツブがある。これらの７リツプフロツプは第４
１１ｆｆｌに示されており、この項で説明する。他のそ
のようなフリップフロップはバス付与付Ｆ）　（ＢＧＫ
）フリップ７０ツブである。このフリップフロップの機
能はバス仲裁の項で詳細に説明する。

ワード処理（Ｗ工Ｆ）フリップフロップ２０４（第２９
図参照）はフルワード（３２ビツト）が転送されること
を表示するため、記憶コマンド又はハーフワード取り出
しコマンドと組合わされて使われる。工ＯＵの入力が高
位ハーフワード（ＨＷＨ）取り出しコマンドを遂行して
おり、アドレスが整列ワードであって且つデバイスがＷ
ＴＡＯＫの応答をしている時、Ｗ工Ｐフリップ７０ツブ
２０４はバスサイクル検出シーケンスによりセットされ
る。次に、工ＯＵはワードの高位ハーフワードを転送し
、そしてＭＰＵからの次のハーフワード取り出しコマン
ドに対処するため、入力／出力レジスタ（工０Ｒ）１２
３中に低位ハーフワードを同時にバッファ記憶する。Ｗ
工Ｆ−１の存在で検出された次のこのコマンドは外部デ
バイスからではなく工ＯＲＩ　２３から低位のハーフワ
ードを取り出すよう工ＯＵを動作させて、これにより付
加的ナハスサイクルを回避する。次に、Ｗ工Ｐフリップ
フロップはリセットする。Ｗ工Ｐフリップ７０ツブ２０
４はまた、高位ハーフワード記憶コマンドに応答して、
工ＯＨによってセットされる。高位ハーフワード記憶コ
マンドのためのターゲットアドレスは整列ワードである
。この状態の下で、工ＧＵは工ｏＲ１２３’ｔ２に高位
ハーフワードをバッファ記憶する。Ｗ工Ｐ−１を知らせ
る、次のハーフワード記憶サイクルは、特に、ＷＳを含
みすべてのデータストローブを使った３２ビツトのフル
ワードを送り出すために修飾される。次に、Ｗ工Ｐフリ
ップフロップ２０４は、デバイスがＷＴＡＣ！Ｋに応答
したことを条件として、このバスサイクルの検出シーケ
ンスの終りでリセットされる。ＢＴＡＯＫ。

ＤＴＡＯＫ又はＶＭＡ応答のために、付加的なすイクル
が必要な場合、Ｗ工Ｐフリップ７０ツ７２０４は、ワー
ドのすべてのバイトが転送されてしまうまで、リセット
されない。換言すれば、Ｗ工Ｐフリップフロップ２０４
は、フルワードの記憶を完了するバスサイクルの終りで
通常リセットされる。

Ｙ７リツプフロツプ２０６　（第３０図参照）はバスサ
イクル制御によって使われ、（１）ダブルサイクルの第
２バスサイクル（ｙ−１）及び（２）ワード書き込み動
作のバスサイクルとを判別する。Ｙ７リツプ７０ツブ２
０６は各バスサイクルの開始シーケンスの最初の負のエ
ツジで、上述の目的のために常時付勢可能である。バス
サイクルの開始シーケンスにおいて、上述の負の遷移は
（１）ダブルサイクルの必要を認識したときか、又は（
２）ワード書き込み動作のＺ　’Ｙ　’　−００及びＺ
’Ｙ’−１０サイクル中で、ＢＴＡＯＫ或はＶＰＡに応
答してかの何れかで、バスサイクル検知シーケンスによ
ってバッファされる。次のバスサイクルの間で、Ｙ７リ
ツプフロツプ２０６はＹ′フリップフロップ２０７をセ
ットし、後者はそのバスサイクルの期間の間セット状態
に留まる。Ｙ７リツプフロツプ２０６はコマンドシーケ
ンスＯＤＳで付勢される各バスサイクルの開始時にリセ
ットされるか又は、外部デバイスからの通常応答に応答
して、ワード書き込み動作のＺ’Ｙ’−０１サイクルの
検出シーケンスによってリセットされる。

２フリツプ７０ツブ２０８（第３１図参照）はワード書
き込み動作のサイクルを判別するため、Ｙフリップ７０
ツブと結合してバスサイクル制御に使われる。２フリツ
プフロツプ２０８は各バスサイクルの開始シーケンスの
最初の負のエツジにおいて、この目的のために、常時付
勢可能である。

各バスサイクルにおいて、上述の負のエツジは２′フリ
ツプフロツプ２０９にバッファされる。２′７リツプ７
０ツブ２０９の出力は、Ｗ工Ｐフリップフロップ２０４
がセット状態にある時にのみ有効である。２フリツプフ
ロツプ２０８は、ｚｌＹｌ−００サイクルの期間、ＤＴ
ＡＯＫに応答して、又はＺ’Ｙ’−０１サイクル期間、
ＢＴＡＯＫに応答して、ワード書き込み動作の間バスサ
イクル検出シーケンスによってのみセットされる。２フ
リツプフロツプ２０８は、付勢された毎ハスサイクルの
開始時において、コマンドシーケンスによって常にリセ
ットされる。

Ｗ工Ｐ′フリップフロップ２０５　（第２９図）及びＹ
′フリップフロップ２０７　（第３０図）は、バスサイ
クルの最初の負のエツジにおいてＷ工Ｐ７リツプ７０ツ
ブ２０４及びＹ７リツプフロツプ２０６の状態を捕獲し
、そして、バスサイクルの間で発生するＷ工Ｐ及びＹ７
リツプフロツブ２０４及び２０６の変化とは独立して、
バスサイクルの全期間の間、これらの状態を保持する。

アドレスバス１０１もまたバスサイクルの最初の負のエ
ツジで付勢されるから、Ｗ工Ｐ′及びＹ′フリップ７０
ツブ２０５及び２０７の伝播時間は、ＭＯ６８０００に
特定された対応する時間内で有効になるようにアドレス
させるため、充分に短かい時間でなければならない。

バス仲裁 工ＯＵのバス仲裁アーキテクチャはＭ　０６８０００の
アーキテクチャと実質的に同じであるが、然し、ＭＯ６
８０００のためにデザインされた成る種の基本タイプの
デバイスの互換性に影響する特別な変化を含んでいる。

即ち、ＭＯ６８０００の仕様に含まれている変化とは一
致しない特別な変化を含んでいる。バス仲裁アーキテク
チャの必須の要素を以下に説明する。

以下に記載されるバスサイクルのみを除いて、バス仲裁
はバスサイクルが終了するたびに利用可能である。

（１）ＨＡＬＴ（停止）と共に、又はＨＡＬＴなしで通
常終了する保留（ＨＯＬＤ）を持つバスサイクル（’Ｃ
ｏｏ−１ｌｌに応答して遂行されるバスサイクル）。

（２）バス要求状態とは無関係に、そのサイクルの終り
において、バス仲裁の実行のため条件づけられたバスサ
イクルである“修飾”サイクル。但し、ダブルサイクル
、又はマクロサイクルを除く。修飾サイクルは特定され
た状態の下で、３２ビツトのフルワードの高位ハーフワ
ードの記憶又は取り出しと関連している。

（３）　ＨＡ　Ｌ　Ｔが不活性な場合であって、ダブル
サイクルの最初のバスサイクル（内部サイクル）。

（４）下記の如き１．ワード書き込み動作の特定のサイ
クル。

（ａ）　Ｗ　Ｔ　Ａ　ＯＫ応答でなく且つＨＡＬＴ要木
がない場合のＷ工Ｐ１００サイクル。

（ｂ）ＷＴＡＯＫ又はＤＴＡＯＫ応答があり且っＨＡＬ
Ｔ要求がない場合のＷ工Ｐ　／　ｌ　Ｏサイクル。

プロセッサは通常ＨＡＬＴ　（Ａ了ｉ信号及びｉ）、又
はＢＫＲＲ及びＤＴＥ！ＸＮ信号（疑似ＨＡＩ＋’Ｉ’
）から生じたすべての除外的終了によって停止される。

バス仲裁は常時、利用可能であり、プロセッサはこれら
の信号の任意の１つの付勢状態により停止される。

バスのマスタデバイスは２つの非同期信号、ＢＲ及びＢ
ＧＡＯＫを制御する。ここで表示Ｂ　Ｒ５ＢＧＡＯＫな
どは簡略化のため、ロジックレベルを表わすものとする
。工ＯＵはＡｓ及びＢＧを駆動する。これらの信号を統
率する基本ルールは第３２図のタイミング図に具体化さ
れており、以下のことを含む。

（１）ＢＲはいつでも付勢することが出来、且つＢＲは
ＢＧＡ（！Ｋを付勢した直後に、原始データによって通
常取り消される。

（２）ＢＧはＢＲに対する応答であり、若し、バスサイ
クルの間でＢＲが付゛勢されると、ＢＧはＳ６の開始直
後にのみ発生する。

（３）Ｂ　Ｇ　Ａ　ＯｘＧＬ　Ｂ　ａ　−Ａ　Ｓ　ｋＪ
ｔｔル応答テアル。

ＢＧＡＯＫは、ＢＧが活性で且つＡｓが同時に不活性で
なければ付勢してはいけない。

（４）バス“使用中“状態はＢＧＡＯＫ＋ＡＳの条件で
活性になる。

（５）Ｂ　Ｇ４１ＢＧ　Ａ　Ｏｘの付勢に応答して取り
消される（ＢＲの取り消しの前に）。

若し、ＭＯ６８０００デバイスのバス仲裁ロジックが上
述の条件と一致しなければ、そのデバイスは工ＯＨのこ
の実施手段では使用出来ない。特に、バスを“獲得“す
るためＨＡＬＴ−人力のみを使うデバイスは、上記の（
３）項の条件に反するので使用から除外される。

このバス仲裁アーキテクチャの論理的実ｆｉｌｌｉ手段
が第３３図に示され且つその真理値表が第３４図に示さ
れている。関連するタイミング図は第３５図及び第３６
図に示されている。第３３図のロジックは以下の５つの
基本フンボーネントを含んでいる。

（１）デバイス制御ロジック、即ち、ＢＲフリップフロ
ップ２２６及び２２７と、ＢＧＡＯＫ（Ａ）フリップフ
ロップ２２８．２２９及び２６０゜（２）状態制御ロジ
ック、即ち、Ｇロジック２２１、Ｇフリップフロップ２
２５及びＶＡフリップフロップ２３１゜ （３）工ＯＵの他のシーケンスにより制御されるＢＧＥ
７リツブフロツプ。

（４）アンドゲート２２６で構成されるバス付与ロジッ
ク。

（５）３状態付勢（ＴＳＩＣ）ロジック、即ちオアゲー
）２３２及びアンドゲート２３６゜ ＢＲロジックは負エツジでトリガされるＢＲフリップ７
０ツブ２２７と、正エツジでトリガされるＢＲ’　７リ
ツプフロツプ２２６を含む。ＢＲ’７リツプフロツプは
、ＢＲフリップフロップの状態に追従する。ＢＲ’フリ
ップフロップ２２６に対してクロックをゲートするＳＶ
Ｄ信号ＶＲによって定義される、ＢＲ７リツプフロツプ
２２７の状態が有効である時は常に、ＢＲ’フリップフ
ロップ２２６はＢＲフリップ７０ツブ２２７の状態をコ
ピーする。ＢＲフリップフロップの状態が、ＢＲの最終
的な遷移のため無効である場合、ＶＲはゼロである。次
に、’Ｖ　Ｒが活性になったことを条件として、ＢＲの
内容がＢＲ’フリップフロップ２２６中にコピーされる
前に、付加的なりロック期間が経過する。従って、この
構成は２段検出冑成である。

ＢＧＡＯＫ（Ａ）ロジックはＢＲロジックと実質的に同
じ自由動作ロジックであるが、唯一の相異は邪３の７リ
ツプフロツプ（Ａ’）２３０が１クロツクの全期間（Ｔ
）の位相関係で、フリップフロップ２２９に追従するこ
とである。従って、第３フリツプ７０ツブ（Ａつは（Ａ
′）の前の状態を表示し、そしてＢＧＡＯＫ信号中の遷
移を判別するためにＡ′と共に使うことが出来る。

無認可１１（ＵＡ）フリップ７０ツブ２３１はＧロジッ
ク２２１だけによってセット及びリセットが行われ、そ
して、Ｇ信号の不在のとき、Ａ′フリップフロップ２２
９の付勢を７ラグする。これが“無認可肯定“状態であ
る。ＵＡフリップフロップ２６１は、Ｕ　Ａ−１、Ａ′
−〇の条件が取り除かれた時は、リセットされる。この
ロジックは丁τの不在のときにはＢＧＡＯＫがデバイス
により決して付勢されない条件を反映している。

Ｇロジック２２１は第３３図に示された５個の７リツプ
フロツプによって駆動され、ＵＡ及びＧフリップフロッ
プ２６１及び２２５の状態を決定する。従って、これら
２つの７リツプフロツプ及びＧロジック２２１は“状態
マシン“を構成しており、状態マシンの現在状態は、表
示された外部状態と、それ自身の前の状態（ＵＡ及びＧ
信号のフィードバックを介して）と、Ａ′フリップフロ
ップ２２９の“履歴ｌ　（八“フリップフロップ２３０
によって与えられる）とによって決定される。状態の変
化はクロックの正の遷移のときのみに発生し、それ故、
Ｇロジックは、次の正の遷移のための設定時間を満足す
るために、Ｔより小さい伝播時間を持たなくてはならな
い。

ＢＧＩｉフリップフロップ２２２は第３７図の表に表わ
されたようにセット及びリセットされる。

無条件のリセットが各バスサイクルの開始時、即ちバス
サイクルのＳＯに始まるクロックが正に遷移するときに
生ずる。バスサイクルを開始するための条件は、そのバ
スサイクルの前のクロック期間の間のコマンドシーケン
ス又はポスト終了シーケンスによって決定される。若し
、ＢＧＩが付勢されており、そしてＢＲ’フリップフロ
ップの出力もまた活性であるか、又は活性化しようとし
ているとすると、バスサイクルは開始されない。従って
、ＢＧ倍信号工ＯＨによって失われることがない。

ＢＧＢフリップフロップ２２２は、下記の特別のサイク
ルを除いて、各バスサイクルの検出シーケンスが終了す
るクロックの正のエツジでセットされる。

（１）　ＨＡ　Ｌ　Ｔと共にか、又はＨＡＬＴなしの何
れかで、通常終了するマクロサイクルのすべてのサイク
ル。

（２）上述した修飾サイクル。

（３）マクロサイクルではな（、ＨＡＬＴ−人力が検出
されない内部サイクル。

（４）ワード書き込み動作の特定のサイクル。ＢＧＫフ
リップ７０ツブ２２２は、コマンドシーケンス（バスサ
イクルが遅延されるか、又はプロセッサが停止（ｈａｌ
ｔ）されるかの何れかである時）の間、又は、工ＯＨの
リセットシーケンスの間、又はインター７エイスチエツ
クがバスサイクルの開始を■止した時（シーケンスの除
外）とにセットされる。

従って、ＢＧＫ信号は、ＢＧの付勢をバスサイクルに同
期して、そして（１）クロック周期５及び６の間の正の
エツジよりも早くなく　、（２）各マクロサ、イクルの
終了時か、又は（３）　Ｍ　Ｐ　Ｈのためにバスサイク
ルを開始する際に、工ＯＵが遅延される時、丁τを発生
させる。ＢＧ］Ｉｎ信号はひとたび付勢されると、それ
は、Ｂ　Ｒ’及びＡ′がクロックの前の正の遷移におい
て、減勢にされなければ、リセットされない。換言すれ
ば、ＢＧの再ゲーとはＢＧＫフリップ７０ツブ２２２に
より行われることはない。反対に、ＢＧの減勢はＴ１又
はＢＧＡＯＫに応答して、Ｇ信号のみで決定される。従
って、工ＯＵがＢＧＫフリップフロップ２２２をセット
する時は常に、それは仲裁のためにバスを開放する。工
ＯＵカＭ　Ｐ　Ｕサービスのために次にバスを必要とす
る時は、それは、ＢＲ’及びＡ′の同時リセット状態に
よって表示されたバス利用可能状態になると直ちに、Ｂ
　Ｇ　Ｅ　７リツプフロツブ２２２をリセットする。換
言すると、ひとたびデバイスがバスに接続されると、デ
バイスは、デバイスが必要とする時間だけバスを保留す
る。工ＯＵがそれを“取り上げる“ことは出来ない。然
し、ＩＣＵがバスを持った時は常に、工ＯＵが必要とす
る時間だけバスを保留する。

バス付与ロジックはアンドゲート２２３のみを含む。Ｂ
ＧＫが活性である時、ＢＧは、デバイスがバス（Ｇ付勢
）を必要とする時は常に付勢される。ＢＧは常に、Ｇの
減勢、即ちデバイスがバスを開放した時に、付勢される
。

ＴＳＫ信号はバスのすべての３状態制御を付勢する。こ
れは、他の制御によって３状態にされる双方向性データ
バスとアドレスバスを確実に排除する。ＴＳＩ信号は第
３３図に示されたオアゲート２３２及びアンドゲート２
３６を使って発生される。工ＯＵ制御は、以下の条件が
満足される時に、バスから除去される。

（１）　Ｂ　ａ　Ｋ活性（バスはＭＰＨにより開放され
ている）。

（２）Ｇ又はＡ′活性（バスはデバイスにより要求され
ている）か、又はＨＡＬＴ−出力の活性。

（３）Ａ　ｓ不活性（Ｍ　Ｐ　Ｈのためのバスサイクル
は終了したか又はそのバスサイクルの不在）。

従って、ＭＰＵのための“最後の“バスサイク＃（７）
間、ＴＳＫはバスサイクルの状態７の間テ低下し始める
。原理的に言えば、デバイスは、若しそれがＢＧＡＯＫ
を同時に付勢しなければ、直ちにそのサイクルを開始す
る。

最後に、工ＯＨのバス仲裁アーキテクチャの実施手段に
関して要約すると、ＢＧＥフリップ７０ツブ２２２及び
アンドゲート２２３と、ＢＲ’フリップフロップ２２６
と、Ａ′フリップフロップ２２９を含むロジックは、夫
々が異なった責任を持つ、バスサイクル制御ロジック及
びノく一ス仲裁Ｇロジックが工ＣＴＪのただ１つの外部
バスを動的に共用する手段であることを注意することは
重要である。バスサイ、クル制御ロジックはＢＲ’及び
Ａ′フリップフロップの状態と一致する時間でＢＧＥフ
リップフロップをリセット及びセットすることによって
、バスが必要であることを表明する。同様に、Ｇロジッ
ク２２１はＧフリップ７０ツブ２２５を介してバスが必
要であることを表わす。これらの２つの独立し且つ相互
に排他的な動作はＢＧ倍信号発生するため、アンドゲー
ト２２３によって組み合わされる。重要な点は、第３３
図に示された論理構成の結果として、バスサイクルＩＨ
ＩＩロジックのデザイナはそのデザインを遂行するため
にＧロジック２２１の特定の動作を知る必要がないこと
である。そして、その逆も真であって、どんな仲裁ルー
ルであっても、Ｇロジック２２１によって、バスサイク
ルのプロトコルのどんな形式にも完全に調和して実施す
ることが出来る。本発明の実施例において、第３８図の
表によって定義されるＧロジックはＭ０６８０００のバ
ス仲裁プロトコルに対して厳密にではないが相当密接に
適合する。然しなから、この性質はバスサイクル制御ア
ーキテクチャの仕様や実施に支障を与えない。

従って、第３４図に示された論理構成はマイクロプロセ
ッサの機能を一層細かく分離する際に、重要す利益をマ
イクロプロセッサのデザイナに与える。一方、これはア
ーキテクチャ的要素の選択に柔軟性を与え、且つ実施手
段の単純化を計ることになる。

コマンドシーケンス コマンドシーケンス（ＯＤＳ）２００　（第２８図参照
）の目的はＭＰＵからのコマンドを検出し、バッファし
、コマンドの実行を開始することにある。これ等の機能
はこの制御順序に独特性がある。

コマンドシーケンス２００はまた、通常のＨＡＬＴ開放
機能を遂行する。コマンドシーケンス２００と、その入
力バウンド及び出力バウンド制御信号の論理図は第４１
図に示されている。制御ロジックは後述するが、その細
部については説明しない。

コマンドシーケンス２０１は２つの状態ｃｏ及び０１と
、コマンドシーケンス付勢フリップフロップの出力に対
応する単一の位相（α）を含むものとして特定される。

ＣＯはクロックの高電位に対応し、０１はクロックの低
電位に対応する（第３８図を参照）。コマンドシーケン
スが開始すると、シーケンスは、コマンドが実行出来る
まで連続的に動作する。例えば、バスの使用中はコマン
ドの実行を遅らせる。タイミングは微妙である。５ＴＯ
Ｐコマンドはクロックの負のエツジで有効になり、そし
てその出力は、次の正のクロックエツジの設定時間を満
足させるために、クロック周期の半分（Ｔ／２）以下で
、ロジックによって解決されなければならない。５ＴＡ
ＲＴ／５ＴＯＰコマンドは別にして、その他のコマンド
はクロックの正のエツジの後に有効になる。コマンドシ
ーケンスはステータス応答を発生する。これは、コマン
ドが却下された場合か又はバッファ書き込みシーケンス
の間にのみ発生する。何れの場合でも、ステータスはた
だ１つの正のクロックエツジのみで有効である。即ち、
ステータス信号は正のクロックエツジによって、設定時
間及び保留時間が決められる。若し、コマンドシーケン
スが、コマンド却下の場合のような除外的なステータス
の表示で終了したとすれば、コマンドシーケンスの減勢
の結果として、ステータスの減勢が生ずる。この場合、
コマンドシーケンスは２Ｔの遅延後に回復する。

然し、プロシード（進行）ステータスが付勢されている
間に、若しコマンドシーケンスが反覆されたとすると、
新しいコマンドの動作は次の正のエツジの時間で新しい
ステータス応答を発生する。

この新しいステータス応答はＮ０ＯＦの場合、又は無ス
テータスがコマンドシーケンスから出力された場合、ゼ
ロである。

コマンドシーケンスは以下のシーケンスによって付勢さ
れるか、又は付勢可能になる。

（１）バスサイクルを開始しようとしている時のインタ
ー７エイスチエツク。

（２）外部要求。

（３）リセット出力。

（４）バスサイクル検出シーケンス（条件付だが！常）
。

（５）ハツ７ア読み取りシーケンス（ＢＨ３）（バッフ
ァ書き込みシーケンスがコマンドシーケンスと同時に動
作する）。

（６）ポスト終了（ＰＴＳ４以外のすべてのシーケンス
と、再履行が生じた場合はＰＴＳ３）。

（７）　ＨＡ　Ｌ　Ｔでない場合、Ｍ　Ｏ６８０００シ
ーケンスＯ マクロサイクル制御２１０はマクロサイクルの開始と、
そのサイクルが連続していること（アドレスストローブ
の付勢／減勢とは独立して）と、その終了とを判別する
。この制御は第４２図に細部が示されており、以下の基
本素子を含む。即ち、それはＨＯＬＤ７リツプフロツプ
２１１、マクロサイクル−進行中（Ｍ工Ｐ）フリップフ
ロップ２１２．５ＴＡＲＴフリツプフロツプ２１３及び
５ＴＯＰフリツプフロツプ２１４である。コマンド停止
のための、そして、ＨＯＬＤフリップフロップをクリア
するためのタイミング図は第３９図及び第４０図に示さ
れている。

ＨＯＬＤフリップフロップ２１１はＦＯＲバッファ、即
ちＦＯＲ’　６のビット６を表わす。このビッとはＦＯ
Ｒの動作フィールドの高位ビットであり、それはマクロ
サイクルの開始又は維持についてのＭＰＵの要求を表わ
す。従って、ＨＯＬＤフリップフロップ２１１は、ＦＯ
Ｒ’　１０８’がロードされる毎に、即ちコマンドシー
ケンスの間でクロックの負の遷移があったときに、セッ
トされ又はリセットされる。ＭＰＵからのマクロサイク
ル開始要求は、このビットが０から１へ切換った時、検
出される。これは、バスサイクルが完了した時か、又は
バスがプロセッサに対してアイドルしている間に発生す
る。同時に、ＭＰＵからのマクロサイクル停止要求は、
このビットが上述の方向とは反対方向、即ち１からＯへ
変換した時に検出される。これはマクロサイクルの最後
のバスサイクルの３７の間に生ずるが、然しそれはまた
後に、バスがアイドルしている間に生ずる。

Ｍ工Ｐフリップ７０ツブ２１２は動作中のマクロサイク
ルを判別する。それはまた、複数入力ストレージデバイ
スに対するマクロサイクルを判別するため、バスに関す
る７Ｔ下ピンを駆動する。

これは、アドレスストローブ（ＡＳ）がマクロサイクル
の間で上昇し又は降下するので必要である。

Ｍ工Ｐフリップ７０ツブ２１２はマクロサイクルの最初
のバスサイクルの間でセットされ、同時にＡｓが付勢さ
れる。Ｍ工Ｐフリップフロップは、以下の状態の１つで
、クロックの正の遷移によって常にリセットされる。

（１）　Ｍ　Ｐ　Ｕからの停止要求に応答して。この場
合、ＭＩＦフリップフロップ２１２は、５ＴＯＰコマン
ドがコマンドシーケンスによってＦＯＲ’１０８’中に
ロードされた後、クロックの半周期にリセットされる。

これはマクロサイクルの最後のバスサイクルの８７の終
りで通常生ずる０ （２）ＭＰＵからの不適法コマンドに応答して。コマン
ドシーケンスを終了させるリセットがクロックの正のエ
ツジで発生する。

（３）奇数命令アドレスに応答して。この場合、Ｍ工Ｐ
７リツプフロツプ２１２は、アドレス除外が検出された
時間で、進行中のバスサイクルの８７の終りでリセット
される。このサイクルはマクロサイクルの工ＯＵ強制（
工ＯＵ　−ｆｏｒｃｅｄ）の最終のサイクルになる。

（４）すべての除外デバイス終了に応答して。この場合
は、終了の発生元及び除外の検出の時間を除いて、上述
の（３）項と同じである。検出は検出シーケンスの間に
生ずる。

Ｍ工Ｐフリップフロップ２１２の遷移時間は、ＡＳが次
に活性になる時間の前にＶＩＰが不活性になることを保
証するため、ｌクロック周期より小さくなければならな
い。Ｍ工Ｐフリップフロップのための最小オフ時間（不
活性状態）はクロックの２周期である。ＩＪＯＯＰコマ
ンドがマクロサイクルを終了させ、その後、保留（ＨＯ
Ｉ、Ｄ）コマンドを持つバスサイクルが１クロック期間
の量線いた場合、最小時間が起りうる。

５ＴＡＲＴフリツプ７０ツブ２１３は次のバスサイクル
でマクロサイクルの開始を要求する。その結果、Ｍ工Ｐ
フリップフロップ２１２は次のバスサイクルのＳｌと８
２の間の正の立上りエツジでセットされる。３ＴＡＲＴ
フリツプフロツプ２１６は、ＦＯＲ’　ｉ　０８’がロ
ードされ且つＦＯＲ’６が０から１へ変化する時にセッ
トされる。それは、以下の３つの状態の１つによってリ
セットされるまで、セットに留まる。

（１）マクロサイクルの最初のバスサイクルの間で、Ｍ
工Ｐ７リツプフロツプ２１２の付勢。然し、このバスサ
イクルは、若し５ＴＡＲＴ７リツプフロツプ２１３がＨ
ＯＬＤを有するＮ０ＯＦにより、又はバッファサイクル
を生ずるコマンドによってセットされたならば、一時に
は生じない。この５ＴＡＲＴ７リツブフロツブ２１６の
このリセッとは、コマンドシーケンスが終った後に生ず
る。

（２）すべてのコマンド却下によるコマンドシーケンス
０ （３）　Ｓ　Ｔ　ＯＰフリップフロップ２１４のセット
。

これは、５ＴＡＲＴ７リツプフロツプ２１３がＨＯＬＤ
を持つＮ０ＯＦによりセットされたこと、そして、次の
バスサイクルがマクロサイクルのために要求されないか
、又は遂行されないことを暗示する。

この状況の下で、５ＴＡＲＴフリツプフロツプのセット
から実質的な影響を受けない。

５ＴＯＰ７リツプ７０ツブ２１４は、Ｆ　ＯＲ’１０８
′がロードされ、且つＦＯＲ’　６がＯに変った時、セ
ットされる。これは、コマンド停止を表わし、以下のこ
とを発生させる。

（１）　Ｍ工Ｐフリップ７０ツブ２１２がクロックの正
のエツジでリセットされること。

（２）　Ｂ　ａ　Ｅ　７リツプフロツプ２２２がクロッ
クの次の正の遷移でセットされ、そしてコマンドシーケ
ンスは、以下の状態が優勢であれば、コマンドシーケン
スは繰り返されること。

（ａ）　ＨＡ　Ｌ　Ｔ　２フリツプ７０ツブが付勢され
ており、その場合、コマンドシーケンスのＨＡＬＴ開放
機能が付勢されているか又は、 （ｂ）ＢＲ′７リツプ７０ツブ２２６が活性であるか又
は、 （ａ）　Ｓ　Ｔ　ＯＰコマンドがＮ０ＯＦであること。

工Ｏυは自身のＦＯＲ’　６を既にクリヤしているから
、停止（ＳＴＯＰ）コマンドはマクロサイクルの除外終
了に続く次のコマンドとして発生することは出来ない。

これは、他のマクロサイクルがＭＰＨによって開始され
るまでは０に変化するのを阻止する。５ＴＯＰフリツプ
フロツプ２１４は、その付勢に続く正のクロックの間、
即ち５ＴＯＰ７リツプ７０ツブの活動状態がクロックの
ほぼ半周期（Ｔ／２　）の期間内で、条件付きでリセッ
ト六　＋１７＋− コマンドシーケンス制御ロジックに要求された動作は第
４３図から第５１図までのフローチャートで細部が示さ
れている。実施のフオームは任意であるが、どのような
７オーム（ＰＬＡ、組合せロジックなど）であれ、それ
はこれらの７０−チャートによって特定される動作を生
じなければならない。これらのフローチャーとは制御ロ
ジックの動作を説明するために成る程度の細部まで“読
み取る“こととし、また本明細書の７０−チャートをど
のようにして読むかについて説明する。

第４３図を先ず参照すると、コマンドシーケンスはクロ
ックの正のエツジで開始する。ＯＭＵＸ選択フリップ７
０ツブ２０３が１にセットされていれば、これはコマン
ドが既に緩衝記憶されているが然し未だ実行することは
出来ないことを意味する。従って、コマンドシーケンス
は反覆される。

他方、ＯＭＵＸ選択フリップフロップ２０３がＯにセッ
トされているならば、ｐａＲｌｏａの内容はクロック周
期Ｏ及び１の間の負の遷移によりＦＯＲ’１０８′中へ
読み取られ、且つ同時に、５ＴＡＲＴ及び５ＴＯＰフリ
ツプフロツプ２１６及び２１４は条件付けでセット又は
リセットされる。ＯＭＵＸ選択動作の後、ロジックにお
ける次のステップはＨＡＬＴフラグをチェックすること
である。コマンドシーケンスのステップ８及びステップ
１０は相互に排他的である。何故ならば、（１）　ＨＡ
　Ｌ　Ｔ　７ラグはマクロサイクルの間の検出シーケン
ス（ＤＴＳ）によってセットすることが出来ず、（２）
ＨＡＬＴフラグは、５ＴＯＰフリツプフロツプ２１４が
通常停止の間でＨＡＬＴによってリセットされている時
に、セットされるからである。最初に、ＨＡＬＴフラグ
がＯであると仮定して、５ＴＯＰ７リツプフロツプがそ
の状態を決めるためチェックされる。

若し、５ＴＯＰ７リツプ７０ツブ２１４がゼロであれば
、オペレーションコードＣ７０８がチェックされる。若
しコードがＮ０ＯＦを表わすＯＯであれば、ロジックは
最初に戻り、そしてコマンドシーケンスは次の正のクロ
ックの始めで繰返される。若しコードがＯｌであれば、
ＨＡ′ＬＴ−出力シーケンスが付勢され、そしてＢＧフ
リップフロップが付勢される。′付勢’　　（ｅｎａｂ
ｌｅｄ）　　とは対応するフリップフロップの５人力が
活性化されることを意味する。ここから、ロジックはコ
マンドシーケンスを終了するための、第４８図に示され
た流れ線図に行く。若しフードが１０であればリセット
出力シーケンスが付勢されて、プロセスはまた第４８図
に示された流れ線図に行く。

第４８図を参照すると、コマンドシーケンスの終りはＰ
ＯＲ１Ｑ５を選択するため、ＯＭＵＸ選択フリップフロ
ップ２０３のに入力の付勢と、コマンドシーケンス付勢
フリップフロップ２０２のに入力の付勢と、遅延リング
２１０へのリセット入力の付勢とを含む。ＯＭＵＸ選択
フリップフロップ２０６のに入力が活性化されると、コ
マンドシーケンスが次に付勢された時、ＭＰＵからの次
のコマンドを検索するための準備が行われる。コマンド
シーケンス付勢アリツブフロップ２０２のに入力の付勢
はクロックの次の正の遷移のシーケンスの取り消しを準
備し、そして遅延リングへのリセット入力の付勢は遅延
リング２１０に同期リセットのロジックを準備する（第
４１１１参照）。

第４３図を再度参照する。上述の説明はコマンドシーケ
ンス２０１によって遂行される開始ステップと最終ステ
ップについて行われた。）ＩＡＬＴフラグがステップ８
でチェックされた時、それがｌを発見したと仮定する。

この場合、ロジックは通常のＨＡＬＴ開放機能を示す第
４４図へ移行する。ＢＧＫフリップフロップ２２２はこ
のロジックの実行中は常に付勢されていることは注意を
要する。最初に、ＨＡＬＴ　　フリップフロップがチニ
ックされ、若しＯにセットされていれば、ＨＡＬＴフラ
グ・７リツプフロツプのに入力が付勢される。

次に、ロジックは、コマンドデコードにおいてコマンド
シーケンスを連続するように、第４３図へ戻る（ステッ
プ１２）。一方、ＨＡＬＴ　　フリップフロップが１に
セットされているならば、これはＮ０ＯＦ、即ちＯＯ−
００であるか否かについて決定が行われる。若し、Ｎ０
ＯＦであれば、ロジックは、コマンドシーケンスがクロ
ックの次の正の遷移で繰返される第４３図へ単純に戻る
。

若し、Ｎ０ＯＦでなければ、ＣＭＵＸ７リツプフロツプ
２０３のＪ入力が第４３図へ戻る前にＦＯＲ’１０８′
を選択する準備のため付勢される。

再度第４３図を参照し、ＨＡＬＴフラグが０であり１且
つ５ＴＯＰ７リツプフロツプ２１４が１であるとする。

この場合、ロジックは次に、コマンド停止ロジックを示
す第４５図へ移行する。最初に、それは、ｘＳフリップ
フロップ２１５のＪ入力を付勢することによって、５Ｔ
ＯＰフリツプフロツプをリセットする。加えて、Ｍ工Ｐ
フリップフ”７’２１２のに入力が付勢される。これら
のステップは５ＴＯＰフリツプフロツプ２１４の出力に
よって直接に遂行される（第４２図参照）ＯＨＡＬＴ２
フリップフロップがチェックされ、若しｌにセットされ
ていれば、ＥＧＨフリップフロップ２２２及びＨＡＬＴ
フラグ・フリップ７０ツブは付勢され、後者は通常のＨ
ＡＬＴ開放機能を遂行するための準備をする。この場合
、ＨＡＬＴはパスサイクルの４及び５の周期の間の負の
クロック遷移で、ＨＡＬＴフリップフロップにラッチさ
れた。ＢＧＩＩ：及びＨＡＬＴフラグ・フリップフロッ
プのＪ入力が付勢された後、これはＮ０ＯＰｓ即ちｏ７
ｃ８−ｏｏであるが否かについての決定が行われる。若
し、Ｎ０ＯＦならば、ロジックは次の正のクロックでコ
マンドシーケンスを繰返すため、第４３図へ戻る。若し
Ｎ０ＯＦでなければ、ＯＭＵＸ選択７リツプフロツプ２
０３のＪ入力は、’：Ｊ　Ｔ　ンＦ　シー　’ｆ　＞ス
を反覆するための第４３図へ戻る前に、ＦＯＲ’　１０
８’を選択するため付勢される。ＨＡＬＴ２７リツプフ
ロツプに戻って、若しそれが０にセットされていれば、
ロジックは、ＨＡＬＴ　　フリップ７０ツブがあたがも
、ｌにセットされていたかのように進行する。一方、若
しＢＲ’フリップフロップ２２６が０にセットされてい
れば、それがＮ０ＯＦであるが否かについての決定が行
われる。若し、！ｌ１００Ｆであれば、ＥＧＩＣフリッ
プ７０ツブ２２２のＪ入力が、コマンドシーケンスを反
覆するための第４３図へ戻る前に、付勢される。若し、
Ｎ０ＯＦでなければ、ロジックはコマンドデコード動作
を行うための第４３図へ単純に戻る。

第４３図のコマンド動作がコード１１を発生したならば
、バスサイクルが特定される。次に、ロジックは、第４
６図に進み１そこで（１）Ｙ及びｚ７リツプフロツプ２
０６及び２０８のに入力がこれらのフリップフロップを
リセットするために付勢され、そして（２）パスサイク
ル判別フィールド（ＢＢＢ）がデコードされる。若し、
Ｂ１３ＢフイールドがＸ００又はＸｌｌであれば、これ
らのコードは定義されないから、コマンド却下ロジック
が開始される。

ハスサイクルコードが００１であれば、これは読み取り
サイクルを表わし、最初に行われるべきことはアクセス
幅の決定、即ち、バイトであるか、ハーフワードである
か、又は１ワードの第１ハーフワードであるかの決定で
ある。何れの場合でも、Ｗ工Ｐフリップフロップ２０４
はチェックされて、前のバスサイクルがメモリからの整
列ワードを取り出したか否かを決定する。若し、そうで
なければ、ロジックは、バスサイクルの設定が結論付け
られている第４７図へ移行する。デコードされた書き込
みバスサイクルのために同じようなロジックがある。こ
こで再度、バイト又は高位ハーフワード（ワード）出力
のためのアクセス幅が決定されて、Ｗ工Ｐフリップ７０
ツブ２０４は、アクセス幅と一致するかのチェックを行
う。高位ハーフワード（ワード）出力に対して、フルワ
ード出力が抑制、即ちサップレスされるべきが否かにつ
いての決定を行うために、サップレスピンがチェックさ
れる。若し、サップレスされるべきならば、高位のハー
フワードを記憶するため、バスサイクルが開始（第４７
図参照）される。若しそうでなければ、遅延リング２１
０がテストされて、コマンドシーケンスを２回経た後、
Ａｌ’−ＡＯ’　−０であるか否かの決定が行われる。

これはＮＯＨの動作素子Ａｌ’＋ＡＯ’によって図面中
に示されている。Ａ　ｌ　’　％　Ａ　Ｏ’　−０であ
れば、非整列ワードアドレスが検出され、そしてバスサ
イクルが開始されて、高位ハーフワードを記憶する。

第４７図に戻って、バスサイクルの設定がＢＧＫフリッ
プフロップ２２２をチェックすることにより続行される
。このステップは閉鎖、即ちロックするのを阻止し、そ
して“記号化した”ルートを与よる。若し、ＢＧＩＣフ
リップフロップの出力が１ならば、ＢＲ’フリップフロ
ップ２２６はチェックされ、そして０ならば、ＢＲ’フ
リップフロップはＢＧＩＣフリップフロップが０にセッ
トされていたかのように扱われる。何れの場合でもＢＧ
ＡＯＫ　’フリップ７０ツブはそのレベルを決めるため
にチェックされる。（これら２つの７リツプフロツプの
各々はクロックの正のエツジでセット又ハリセットされ
る。伝播時間はコマンドシーケンスによって機能するロ
ジックの保留時間を与えるのに充分な時間であると仮定
する。）若し、ＢＧＡＣＫ’７リツプフロツブが０であ
れば、これは結局、バスが利用可能であることを表わす
。次になされる事柄はバス付与（ｉτ）を減勢するため
ＢＧＩｌｉ７リツプ７０ツブ２２２のに入力を付勢する
ことである。次に、ＰＣＲ″１０８Ｎのロード入力及び
Ｂ（！ＵＰフリップフロップ１５４のＪ入力が付勢され
て、開始シーケンスが付勢される。これが達成された時
、ロジックは既に説明したように、コマンドシーケンス
を終了する第４８図へ移行する。

他方、ＢＲ’フリップフロップ２２６又はＢＧＡＣＫ　
’フリップフロップをテストした時に、若し何れかがセ
ットされていたとすると、バスは利用不可能であり、Ｏ
ＭＵＸ選択フリップ７０ツブ２０６のＪ入力はＦＯＲ’
を選択するために付勢される。

ロジックは次に第４３図に戻って、次の正のクロックで
コマンドシーケンスを反覆する。

第４６図に戻って、読み取りサイクルが検出され、アク
セス幅がハーフワードのためにデコードされ、そしてＷ
工Ｐフリップフロップ２０４が１であり、ＭＰＵが低位
のハーフワード又はフルワードの取り出しを試みている
ことを表示したものと仮定する。この場合、Ｗ工Ｐフリ
ップフロップ２０４のＸ入力はそのフリップフロップを
リセットするために付勢され、次にバッファ読み取りシ
ーケンスが付勢され、そしてＦＯＲ“のロード入力が付
勢される。この時点で、ロジックは既に述べたように、
コマンドシーケンスの終了を示す第４８図へ移行する。

他方、バス幅はバイトであるか、又は高位ハーフワード
（ＨＷＨ）であると検出され、且つＷＸＰ７リツプフロ
ツプ２０４がｌであり、ＭＰＵが不一致のコマンドを発
生したことを表示したと仮定する。この場合・ロジック
はコマンド却下シーケンスのための第４９図へ進む。

Ｗ工Ｐフリップフロップ２０４が１であるならば、書き
込みサイクルに対しても同じ結果が得られる。

第４９図に示されているように、コマンド却下プロセス
中の第１ステツプは遅延リングをテストすることになる
。若し、それはｎａ不適法コマンドが検出されたことを
表示する０であった場合、ＢＧＫフリップ７０ツブ２２
２のＪ入力が付勢さ゛れ、そして遅延リングを歩進する
ための準備が行われる。

また、ａＭｕｘ選択フリップフロップ２０６のＪ入力が
付勢されてＦＯＲ’　１０８’を選択する。

この時点で、ロジックはコマンドシーケンスを繰返すた
め第４３図へ復帰する。このプロシージャの目的はｌク
ロック遅延を行うことである。この遅延は、遅延リング
が１になった時、達成される。

次に、Ｗ工Ｐフリップフロップ２０４をリセットする準
備が行われ、補助遅延シーケンスが付勢される。そして
また、ＭＰＵへのコマンド却下ステータス信号が付勢さ
れ、ｘＨフリップ７０ツブ２１５のＪ入力がＦＯＲ’　
６をクリアする準備のため付勢され、そして５ＴＡＲＴ
及び５ＴＯＰフリツプフロツプ２１６及び２１４がリセ
ットされる。そして最後に、Ｍ工Ｐフリップフロップ２
１２をリセットにする準備が行われる。この準備が行わ
れると、ロジックは第４８図のコマンドシーケンスの終
了へ進む。

再び第４６図に戻って、高位ハーフワードを記憶するた
めに、書き込みサイクルが検出されており、Ｗ工Ｐフリ
ップフロップ２０４がＯであり、且ツワード出力がサッ
プレスされていないと仮定する。再び、遅延リング２１
０がテストされ、若し０又は１ならば、ＦＯＲ“１０８
“のロード入力は付勢され、歩進出力は遅延リング２１
０の歩進を準備するため付勢され、そしてＯＭＵＸ選択
フリップ７０ツブ２０３のＪ入力はＦ　ＯＲ’１０８’
を選択するために付勢される。この時点で、ロジックは
コマンドシーケンスを反覆するため第４３図へ復帰する
。遅延リングがテストされて、２であることが見出され
た時、２つの低位アドレスビッとは両方とも０であるか
ら、バッファ書き込みシーケンスの準備が行われて、次
のコマンドを検索する。ロジックはコマンドシーケンス
を繰り返すため第４３図へ復帰する。バッファ書き込み
シーケンスの準備はＷ工Ｐフリップフロップ２０４のＪ
入力を付勢すること、バッファ書き込みシーケンスを付
勢することを含む。次のコマンドの準備ＧｔＭｐＵへの
プロシードステータスを付勢すること、ＰＣＢｉ０１３
を選択するため、ＯＭＵＸ選択フリップ７０ツブ２０６
のＸ入力を付勢すること、遅延リング２１０へのリセッ
ト入力を付勢することとを含む。

これまでの説明は通常の読み取り又は書き込み動作を含
むバス又はバッファサイクルの設定についてなされて来
た。第４６図において、若し入力サービスサイクルコー
ドの１０１又は１１０が検出されたならば、ロジックは
第５０図へ進む。コード１０１はサービスサイクルの入
力、コード１１０はサービスサイクルの出力である。何
れかが検出され九時、最初に行われることはＷ工Ｐフリ
ップフロップ２０４をチェックすることである。それは
ｌであってはならない。若し１であったならば、ＭＰＵ
はエラーであり、ロジックは前に述べたコマンド却下シ
ーケンスのための第４９図へ移動する。Ｗ工Ｐフリップ
フロップ２０４が０ならば、次になすべきことはアライ
メントコードをチェックすることである。人力サービス
サイクルの場合、アライメントコードが０であるか、若
しくは出力サービスサイクルの場合、アライメントコー
ドが１であるときは、ロジックはバスサイクルを遂行す
るため第４７図へ移行する。ここで、入力サービスサイ
クルのためのアライメントコードが第２マイクロサイク
ルを表示する１であると仮定する。

すると、バッファ読み取りシーケンスが付勢されて、Ｆ
ＯＲ’　１０８’のロード入力が付勢される。

この時点で、ロジックはコマンドシーケンスが終了する
第４８図へ移行する。他方、出力サービスサイクルのア
ライメントフードが０（第１マイクロサイクルの表示）
であると仮定すると、有効データを送り出すためのＭＰ
Ｕ時間を与える２Ｔ遅延を発生することが必′要である
。若し遅延リング２１０がＯ又は１であれば、ＰＯＲ“
１０８’のロード人力が付勢され、歩進入力が遅延リン
グの進歩を与えるため付勢され、そしてＯＭＵＸフリッ
プ７０ツブ２０６がＦＯＲ’　１０８’を選択するため
付勢される。この時点で、プロセスは第４３図に復帰し
て、コマンドシーケンスを反Ｗする。

遅延リング２１０が２の場合、バッファ書き込みシーケ
ンスが付勢され、次のコマンドの検索の準備がなされる
。次に、ロジックは第４３図へ復帰シテコマンドシーケ
ンスを繰り返ス。次のコマンドの準備は、（１）ＭＰＵ
へのプロシードステータスと、（ｚ）ｐａＲｌｏＢの選
択７リツプフロツプをリセットするため、ＯＭＵＸ選択
フリップフロップ２０３のに人力と、（３）遅延リング
２１０へのリセット入力とを付勢することを含む。

実行シーケンス、 バスサイクル制御 第２８図に戻ると、工ＯＨの制御ロジックの５つの“実
行“シーケンス、即ち、リセット出力、バッファ読み出
し、バッファ書き込み、バスサイクルそしてＨＡＬＴ出
力が示されている。上述の組のうちのバスサイクル・シ
ーケンスを代表例トして取り上げてその詳細を説明する
。これはまた実行シーケンスの殆んどを占める。他の実
行シーケンスの細部の説明は、これらはその道の専門家
には容易に推測出来るので、本明細書では行わない。そ
れにも拘らず、バッファ読み取り及びバッファ書き込み
動作のフローチャーとは第５２図及び第５３図に掲げで
ある。

バスサイクル制御は機能的に明確な４つのシーケンス、
即ち、開始、検出、同期及び終了に分割される。これら
のサブシーケンスを順番に説明する。開始シーケンス２
４０はバスサイクル毎に“開始“する。その主たる機能
はバスを付勢し、そして各信号と進行中のバスサイクル
のタイプとに特有の時間で制御出力を活性化することに
ある。加えて、開始シーケンスはバスサイクルの次のサ
イクル、即ち検出シーケンスを付勢し、そして′早期読
み出し“が要求された場合、早期付勢のための手段が設
けられる。開始シーケンスはまた、シーケンス除外の検
出を行う（インター７エイスチエツク／Ｂ）。若し、シ
ーケンス除外が検出されると、バスサイクルは開始され
ない。その代りに、ｓｕ９；６（付勢され、ＢＧＩＩｉ
フリップフロップがセットされ、そして２Ｔ時間の遅延
後、コマンドシーケンスが再入力される。

開始入力シーケンスのタイミング図が第５４図に示され
ており、実施手段のｌ形式が第５５図に示されている。

第５４図を参照すると、開始シーケンスは４つの状態（
０、ｌ、２及び３）と４つの位相（θ０、θ１、θ２及
びθ３）を含むことが分る。これらは各バスサイクル毎
にただ一度だけ遂行され、その周期は第５４図で特定さ
れているように、常に２Ｔである。ＩＮＳ付勢フリップ
７０ツブ２４１の出力はθで指定される。遂行される機
能は、若し、除外が検出されると、工ＮＳ付勢フリップ
７０ツブ２４１がセットされる時間と同時間にセットさ
れるシーケンス除外（ＳＫＱ、Ｘ）フリップフロップ２
４２の状態に従う。これは第５４図のタイミング図に詳
細が示されている。１ＮＳ付勢フリツプフロツプ２４１
をセットする付勢シーケンスはコマンドシーケンス（Ｏ
Ｄ　Ｓ　／　Ｅ　ｌ　２又は１１４を参照）、ポスト終
了シーケンス３（再履行に対して）、及びポスト終了シ
ーケンス４（ダブルサイクル及びワード書き込み動作に
対して）である。４つの位相はリングカウンタ２４３に
より発生される。これらの位相信号は第５５図に示した
ゲート機能の遂行に加えて下記の機能を遂行する。即ち
、θｌの機能はクロックのＹ′の人力及びＷ工Ｐ′フリ
ップフロップ２０７及ヒ２０５と、アドレス（バス）付
勢フリップフロップとを付勢することである。θ２の機
能はＲ／　Ｗフリップ７０ツブのに入力と、ＭＩＰζリ
ップフロップ２１２のＪ入力を付勢することである。θ
３の機能はアドレスストローブ付勢フリップ７０ツブ１
４４と、データバス付勢フリップフロップ１２５のＪ入
力とを付勢することである。開始シークンスロジックの
動作は第５６図のフローチャートに要約されており、第
５６図はコマンドシーケンスのロジックの第４３図乃至
第５１図に関して既に説明したのと同じように読むこと
が出来る。

バスサイクルシーケンスの第２シーケンスは検出シーケ
ンス２５０である。この微妙なシーケンスは出力制御に
応答するデバイスを検出して、次に遂行されるべきステ
ップを決定する。検出シーケンスのタイミング図は第５
７図に与えられており、論理手段としての実施例を第５
８図に示し、関連する真理値表は第６１図乃至第７４図
に示しである。第５８図は、検出シーケンスロジックと
、既に説明した第１ステージ外部信号同期７リツプ７０
ツブ及び丁度今完了したコマンドの終了応答を伝達する
ＩＣＵのステータス報告素子との関係を示している。

検出シーケンスは、ＭＰＵに対してありうる１８のｇ　
丁ステータス応答のうち１４のステータス応答の任意の
１つを発生することが出来る。他の４つのステータス応
答（ＳＲ９，５ＲＩＯ１ＳＲＩＩ及び５Ｒ１３）は第５
８図に示されたように、他の制御シーケンスによって発
生される。各ステータス信号の重みづけは第５９図に示
された表に要約しである。

検出シーケンスは開始シーケンス２４０だけによって付
勢され、そしてバスサイクルのステータス４及び５と、
δにより表示される単一の位相を含んでいる。ひとたび
付勢されると、そのシーケンスは連続的に動作する。即
ち、有効な応答が検出されるまで、第５７図に示された
ように、状態４及び５を確実に反覆する。それは次に、
出力信号を発生して、選ばれた次のシーケンスの制御を
発生する。選ばれた次のシーケンスとは、同期シーケン
ス２６０か、又は終了シーケンス２７０の何れかであり
、そして後者はまた、コマンドシーケンス又はポスト終
了シーケンスでありうる。

ＢＫＲＲ信号及び３つのＤＴＥＸＮ信号の任意の１つの
信号を含む除外応答は、厳格なスキュー公差がない複合
信号の完全な非同期表示を許容する２エツジ検出法によ
って処理される。これらの°トド、５・ 除”外信号の任意の１つのうちの第１の検出は検出シー
ケンスに少くとも１つの付加的サイクル（４，１５／で
示されている）を遂行させる。その付加的サイクルの間
で、それは再度検出応答をサンプルすることが出来る。

状ａ４’１５’の間で検出されたすべての除外応答、又
は通常応答は無条件で認知される。然しなから、状態４
’、１５’の間で若し応答が検出されなければ（前の信
号は超越したか又は除去された）、検出シーケンスは状
Ｍ４に戻り、その通常の動作を続ける。

検出シーケンスは以下の機能を遂行する。

（Ａ）５１０個のデバイス応答の任意の１つの検出に加
えて、ステータス取り消し信号（単独で発生するＨＡＬ
Ｔは検出されない）の検出。

（Ｂ）　Ｍ　Ｐ　Ｕからのコマンド及び他の制御との組
み合せで、デバイス応答の論理解析。

（０）ＳＲ０９，５ＲＩＯ１ＳＲＩＩ及び５Ｒ１３（第
５８図参照）以外のすべてのステータス信号の発生及び
緩衝記憶。

（Ｄ）項目（Ｂ）の信号に基づいて、下記の何れかの機
能。（＆）８４を反覆すること、（ｂ）ｓ４’を開始す
ること、（Ｃ）下記のグループ（イ）からの１つのシー
ケンス、又は下記のグループ（ロ）からの１つのシーケ
ンスを条件付きで付勢して終了すること。

←）、（＆）バスサイクルの状態Ｓ　６　／　Ｓ　７を
含む終了シーケンスか又は、（ｂ）ｕａａｓｏｏｏ同期
シーケンス。

仲）、終了シーケンスのみに結合した以下のシーケンス
の１つ（上記のけ）、（ａ）項）。（＆）コマンドシー
ケンスか又は（１））異常状態を取り扱うためのポスト
終了シーケンス（６つのうちの１つ）。

（Ｋ）結果が（Ｄ）ｆｆ）、　（、）項である場合、検
出シーケンスはまた、ＭＰＵヘステータスをゲートする
から（第５８図の０９を参照）、有効なステータスが８
６の正のエツジでＭＰｔＴに利用可能になる。

（Ｆ）緩衝記憶が必要な時は、入力バスサイクルの６及
び７の間の負のエツジで工ＯＲ］１３のロードを可能に
する。

（Ｇ）バス付与（ｉτ）の条件付き付勢。

（Ｈ）　ｙｔ　Ｐ　Ｕからの対応コマンドに応答して、
整列したフルワードの取り出しの検出。この場合、Ｗ工
Ｐフリップフロップ２０４は後続のコマンドシーケンス
をフラグするためにセットされる。

（１）フルワードを記憶するバスサイクルを検出したと
きにＷ工Ｐフリップフロップ２０４のリセット。　（Ｗ
工Ｐ′■１） （Ｊ）ダブルサイクルの必要性の検出。この場合、Ｙ７
リツプ７０ツブ２０６はセットされ、ＰＴＳ４は付勢さ
れる。同時に、Ｙ及び２フリツプフロツプ２０６及び２
０８のセット及びリセット動作を通じてワード書き込み
動作を制御する。

（Ｋ）　Ｘ　ＲＶフリップフロップ２１５で行われる２
エツジ検出方法を使うことによって、厳格なスキュー公
差がない、複数の非同期除外デバイス応答信号の使用を
許容すること。

（Ｌ）　’プロシード“取り消し信号の同期表示を検出
する手段を介して取り消し“処理“を行うこと。

プロシード取り消し処理は、デバイスがその応答を有効
であると決定する前に、通常の応答０．５Ｔを、デバイ
スに予測（信号）させる。若し有効でなければ、取り消
し信号のタイムリな付勢が、割り込みなしで、バスサイ
クルを連続させる。

これらのＡ乃至りの機能すべては第６０図に示された実
施例及び第６１図乃至第７４図に示された関連する真理
値表によって遂行されることは理解されるであろう。

第２８図の同期シーケンス２６０はモトローラＭＯ６８
００周辺デバイスを処理するために与えられている。こ
れらのデバイスはＶＰＡ信号を有するバスサイクルに応
答し、そして、この信号を検出すると、検出信号は、終
了シーケンス２７０（通路１又は２）に直接働きかけな
いで同期シーケンス（第２８図の通路３）を付勢する。

それは、同期シーケンスの間で工ＯＵがＶＭＡと共に■
；に応答することであり、ＶＭＡはＭＯ６８００デバイ
スへの有効な“動作′信号である。デバイスは次に、そ
の人力／出力（工１０）機能を遂行し、そして、工ＯＵ
は共通同期信号（ＥＮＡＢＬＥ）と一致して、その同期
シーケンスを完成する。同期シーケンスの期間は、ＶＰ
ＡがＥＮＡＢＬＥ信号に関して現われた時間に完全に従
属する。ＥＮＡＢＩ信号（Ｋ）は入力クロック（ＯＬＫ
）から排他的に取り出された自由動作する“低速クロッ
ク“である。

これはバスサイクルからも、ＭＯ６８００デバイスの部
分からも完全に独立している。Ｅ信号の目的はＭ０６８
００デバイスのための同期を与えることにある。

同期シーケンスはＭ０６８００デバイスに関するモトロ
ーラ社の公知の仕様を満足させなければならず、これは
この道の専門家には、これ以上の説明なしで、容易に実
施出来る事柄なので、同期シーケンスの実施例は本明細
書では記載しない。

更にまたこのシーケンスは本発明の要旨ではない。

終了シーケンス２７０（第２８図参照）は各バスサイク
ルの最終シーケンスである。それは以下の終了機能を遂
行する。

（１）クロックの６及び７の間の負の遷移で、すべての
ストローブを否定すること。特にＡｓ、ＷＳ。

ＵＤＳ及びＬＤＳの否定。

（２）バスサイクルのＳ７の終りにおける他の制御、即
ち下記の制御を付勢し又は減勢すること。Ｒ／Ｗ（付勢
）、１Ｔ下（条件付き付勢）及びＶＭＡ（減勢）。

（３）３７の終りでアドレスバス及びデータバスを３状
態にすること。

終了シーケンスは２つの状態（６及び７）と、τて表わ
される１つの位相を含む。それは各バスサイクルの間た
だ一度だけ遂行され、従って、その期間はｌクロック期
間である。それ自身はいかなる後続のシーケンスをも付
勢しない。終了シーケンスを付勢するシーケンスは検出
シーケンスであり、間接的にはコマンドシーケンス又は
すべてのポスト終了シーケンス（ＰＴＳ）が付勢された
時ごとか、又は第２８図に示されたように、ＭＯ６８０
０の同期シーケンス２６０によるシーケンスである。こ
のシーケンスの実施手段は上述の記載から容易に推考し
うるからこれ以上の説明は行わない。

ポスト終了シーケンス 検出シーケンス２５０の終り、又は同期シーケンスの終
り、即ちＳ５又は８５′の終りにおいて、下記の２つの
シーケンス（加えて、終了シーケンス）のうちの１つが
付勢される。それは（１）コマンドシーケンスか、又は
（２）ポスト終了シーケンスかである。ポスト終了シー
ケンスは下記の状態の任意の１つの状態で常に付勢され
る。

（１）すべての除外終了。

（２）非マクロサイクルのＨＡＬＴによる通常の終了。

（３）ダブルサイクル又はワード書き込み動作の検出さ
れた内部サイクルの通常の終了。

ポスト終了シーケンスは与えられた順序で次の機能を遂
行する。

（１）開放を検出すること。この場合の術語′開放“は
関連したデバイス応答信号を除去することを意味する。

（２）複数の信号の開放の順序が重要な場合、その状態
、即ちステータスを発生すること。

ステータスバッファレジスタを介してか、又は直接にＭ
ＰＵヘステータスを与える。

（４）必要ならば、ポスト終了の遅延（２Ｔ）を発生す
ること。

（５）（イ）コマンドシーケンスか、←）ダブルサイク
ルｏ１又は０２の第２バスサイクル、及びワード書き込
みサイクルの１１のサイクルか、（ハ）同じサイクルへ
の再履行かの何れかを付勢すること。

ポスト終了シーケンスの代表的な特性は第７５図のタイ
ミング図に示されている。６つの別個のポスト終了シー
ケンス（ＰＴＳ）が特定されている。それらは関連する
バスサイクルに応答するデバイスを表わす以下の項目で
ある。

ＰＴＳＩインターフェイスチェック：このシーケンスは
コマンドシーケンスを付勢する前にポストステータス遅
延を単に供給する。ＡＯＫ信号の開放制限はなく、且つ
前に形成されたステｉタスはステータスバッファからゲ
ートされる。ＨＡＬＴ信号はこのシーケンスによってチ
ェックされる。

ＨＡＬＴ信号はステータスの表示とコマンドシーケンス
の開始を遅らせる。Ｂｌｌ：ＲＲもＤＴＥｌｉＸＮ信号
もこのシーケンスに重要ではない。

ＰＴＳ２−ＤＴＥＸＮ　（データ転送除外）：このシー
ケンスは除外信号が否定されるとＭＰＵへ除外ステータ
スを表示し、コマンドシーケンスが開始する前に、ポス
トステータス遅延を挿入する。

このステータスはステータスバッファレジスタ（ＳＤＲ
）からゲートされる。単純化のために、すべてのＤＴＢ
！ＸＮはＳＢＲ中に前に記憶された特定のＤＴＩ！ｆＸ
Ｎとは独立して、開放状態を満足するために不活性でな
ければならない。ＨＡＬＴ開放が遂行される。ＢＥＲＲ
はチェックされない。

ＰＴＳ３−ＨＡＬＴを持ったＥＩＲＲ（再履行要求）：
このシーケンスは優先開放／逆関数検出を与え、そして
、これを検出すると、 （ａ）優先開放では、バスサイクルは再履行される。

但しこの場合、再履行要求は無条件であり、且つサイク
ルはマクロサイクルの一部ではないことを条件とする。

無条件再履行要求のない場合のマクロサイクルに対して
は、再履行却下ステータスがポストステータス遅延とコ
マンドシーケンスの付勢に続いて発生される。そして、 （ｂ）逆関数では、除外ステータス（再履行は取り消さ
れる）が、ポストステータス遅延とコマンドシーケンス
の付勢に続いてＭＰＵに与えられる。

開放のタイプとは独立して、ＤＴＥＸＮ信号はチェック
されない。更に、インターフェイスは、ｌＮ５（再履行
）を付勢し且つＢＧＥフリップフロップ２２２をリセッ
トする前に、利用性がチェックされる。却下された再履
行ステータス、又は取り消された再履行ステータスがセ
ットされると、Ｗ工Ｐ７リツプフロツプ２０４はリセッ
トされる。

ＰＴＳ４−通常の終了／内部サイクル：このシーケンス
はダブルサイクルの第２バスサイクル、０１．１０及び
前のサイクルの通常の終了に続くワード書き込み動作の
１１のサイクルを付勢する。

上記の前のサイクルはＢＧＩフリップフロップ２２２の
状態を決定する。開始シーケンスはＰＴＳ４の後継シー
ケンスであってコマンドシーケンスではない。ステータ
スはＭＰＵヘゲートされない。ＢＧＫ−１であれば、イ
ンターフェイスは、ＩＮＳを付勢し且つＢＧＨ７リツプ
７０ツブ２２２をリセットする前に、ＨＡＬＴの開放と
利用可能性についてチェックされる。

ＰＴＳ５−ＢＫＲＲ及び非ＨＡＩ、Ｔ　（時間切れ）：
このシーケンスは、ＢｌｌｉＲＲが否定されると、緩衝
記憶された時間切れステータスをＭＰＨに与え、そして
コマンドシーケンスが開始する前に、ポストステータス
遅延（２Ｔ）を挿入する。時間切れは、デバイスからの
如何なる応答もないこと、即ち検出シーケンスを終了す
る応答がないことを意味する。

ＰＴＳ６−一般的な開放：このシーケンスは、デバイス
応答とは独立して、除外ステータスが発生された時、即
ち奇数命令アドレスが発生された時に使われる。ＰＴＳ
６は、（１）若し、ＨＡＬＴ％ＢＥＲＲ及びすべてのＤ
ＴＩＩＣＸＮ信号の何れかが存在すれば、これらの信号
の開放を待ち、そして（２）開放が完成すると、ステー
タスバッファからのステータスをゲートシ、そして２Ｔ
期間の遅延の後、コマンドシーケンスを付勢スる。

本発明のポスト終了アーキテクチャはバスサイクルに対
して起りうるすべての応答のために取られるべき動作を
的確に特定しているので、このポスト終了アーキテクチ
ャはマイクロプロセッサのデザインに有効に利用出来る
。回路のデザインプロセスから生じた最終的な不測の事
態に対して間違った応答をすることは最早やなくなる。

ポスト終了が関連したバスサイクルの実際上の終了、即
ちＳ７の終了の瞬間まで、ポスト終了シーケンスは常に
動作するという事実を参照すれば、術語“ポスト終了“
の意味が理解出来るであろう。然しなから、何れの場合
でも、ポスト終了シーケンスは“共同−終了“シーケン
スと呼ぶのが正確かも知れない。ポスト終了シーケンス
の実際の実施手段は明細書に記載され且つ第７６図、第
７７図及び第７８図に示されたＰＴＳ３の論理的実施手
段そのものであるから、これ以上の説明はしない。

〔発明の効果〕

以上説明したように、本発明の１チツプのマイクロプロ
セッサと共に集積されたインターフェイス制御ユニッと
はビット幅が異なった種々の形式の複数のマイクロプロ
セッサの間で、夫々のマイクロプロセッサに属する周辺
装置の形式に拘らず、データバスを共用してデータ転送
を自由に行うことが出来、例えば従来の８ビツト及び１
６ピツトのマイクロプロセッサが混在したシステムで、
夫々のマイクロプロセッサに属する従来の周辺装置、例
えばディスプレー、フロッピーディスク、キーボード等
々の補助装置のデザインを変更することなく、新世代の
↓チップ３２ビットのマイクロプロセッサに直ちに結合
出来る広範な互換性を達成することが出来る。

【図面の簡単な説明】

第１図は本発明の主要な構成部分を示す図、第２図は本
発明に従った実施例に使われる特定のＭＰＨのアドレス
スペースの構成を説明する図、第３図はサービスサイク
ルのためのアドレスバスのフォーマットを説明する図、
第４図は本発明に従った工ＯＵの実施例に使われる特定
のＭＰＵのＡＯＤフィールドを指定する５ＫＮＳＫ及び
０ＯＮＴＲＯＬサイクルの図表、第５図は本発明の工Ｏ
Ｈに使われる特定のＭＰＨのためのデータバスのフォー
マットを指定する５ＫＮＳＥ及びＣ０ＮＴＲ０Ｌサイク
ルの図表、第６図は工Ｃυパスサイクルに対して、区別
されうるデバイス応答の図表、第７図Ｇｔ　Ｉ　ｏ　ｔ
ｒの４Ｔパスサイクルのタイミング図表、第８図は取り
消し信号のタイミングを示すタイミング図、第９図は工
ＯＵ割り込み要求グループの図表、第１０図は本発明の
工ＯＨに使われる特定１７）ＭＰＨの割り込み応答プロ
セスのために工ＯＵ装置を適用する図表、第１１図は工
Ｃυに対して、外部デバイスの代表的な装着を示すブロ
ック図、第１２図は信号検出及び信号の機能に従った工
ＯＵのピン指定を要約した図表、第１３図は工ＯＨの外
部インターフェイス及びＭＰＨに対する工ＯＵの関係を
示す機能ブロック図、第１４図はＭＰＨのコマンドレジ
スタ（ＦＯＲ）の必゛要な内容の細部を示す機能図及び
その図表、第１５図及び第１６図はＭ　Ｐ　Ｕ　／工Ｏ
Ｕインター７エイスサイクルのタイミング図、第１７図
は工Ｃυバスサイクル人カブログレス制御ロジックの詳
部のブロック図、第１８図はバスサイクル入カブログレ
ス信号の動作のタイミング図、第１９図は１００機能フ
ードのロジックの細部を示すブロック図、第ｇｏ５！Ｉ
は工ＯＵ読み取り／書き込み制御ロジックの細部を示す
ブロック図、第２１図はＩＯＵのアドレス選択装置のブ
ロック図、第２２図は第２１図で示されたアドレス選択
ロジックを定義する真理値図表、第２３図は工ＯＨのデ
ータフロー装置のロジックを示すブロック図、第２４図
及び第２５図は第２３図に示された入力及び出力マルチ
プレクサのための非同期制御ロジックを定義する真理値
図表、第２６図は工ＯＵのアドレス及びデータストロー
ブの制御ロジックのブロック図、第２７図は第２６図に
示したデータストローブ選択ロジックを定義する真理値
図表、第２８図は工ＯＵ制御セクションの論理構成及び
動作を示すブロック図、第２９図、第３０図及び第３１
図は第２１図に示したアドレス選択ロジックへの制御入
力を説明するブロック図、第３２図は本発明の工ＯＵの
バス仲裁アーキテクチャの基本特性を説明するためのタ
イミング図、第３３図はバス仲裁ロジックを説明するブ
ロック図、第３４図はバス仲裁ロジックのＧロジックを
定義する真理値図表、第３５図及び第３６図はバス仲裁
ロジックの動作を説明する図、第３７図はＢＧＫ７リツ
プフロツプのセット／リセット状態を要約する表、第３
８図はコマンドシーケンスのタイミング図、第３９図は
コマンド停止のタイミング図、第４０図は保留（ＨＯＬ
　Ｄ　）アリツブフロップをクリヤにするためのタイミ
ング図、第４１図は工ＯＨのコマンドシーケンス及びそ
の入力バウンド及び出力パウンドを説明するためのブロ
ック図、第４２図は工Ｃυマクロサイクルの制御ロジッ
クのブロック図、第４３図乃至第、５１図はコマンドシ
ーテンス制御ロジックの要求された動作を説明するため
のフローチャート、第５２図及び第５３図はバッファの
読み取り／書き込みロジックの動作を説明するためのフ
ローチャート、第５４図は開始シーケンスの動作を説明
するためのタイミング図、第５５図は開始シーケンスの
ロジックを示すブロック図、第５６図は開始シーケンス
の動作を説明するための流れ図、第５７図は検出シーケ
ンスの動作を説明するためのタイミング図、第５８図は
ＭＰＵと交信する工ＯＵステータスロジックのブロック
図、第５９図はステータス応答信号の発生を説明するた
め、ステータス応答信号を要約した図表、第６０図は検
出シーケンスを実行するロジックを説明するためのブロ
ック図、第６１１ｉｌ乃至第７４図は検出シーケンスの
検出及び解析ロジックを定義する真理値図、第７５図は
ポスト終了シーケンスの動作を説明するためのタイミン
グ図、第７６図はポスト終了シーケンス３のタイミング
図、第７７図はポスト終了シーケンス３　（ＰＴＳ３）
の論理の実行を説明するためのブロック図、第７８図は
ポスト終了シーケンス３のロジックのための真理値図で
ある。 出　願　人　　インターナショナル・ビジネス・マシー
ンズ・コーホレーション復代理人　弁理士　　合　　　
１）　　潔ｗＩ面の浄書（内容に変更なし］ 第３図 第８図 」コＭＰＵ／ＩＣＵ４１叱ツト　） 第９図 （Ｍノぐス４＋１銅ｌ屹・置、１１） 刃ユ 第１７図 第１８図 ＦＣ２ＰＣＩ　　　　　　　　　ＦＣＯ第１９図 第２ＯＳ 第３２ＷＪ 第３８図 第３４図 第３５ｆｆｌ 第３６図 １＋−’１７．ｔｆ＞　　　：　２ツ（ＣＯｖＣｌ）第
３９図 第４４図 第５１１！ｉ 第５２Ｆ！ 第５５Ｂ図 ｏ　ｒ’ｎ’；／Ｆ１７　Ｗｔ”ｔ　／Ｆ１ｔ手続補正
書帽釦 昭和６１年６月１９日 特許庁長官　宇　賀　道　部　殿 １、事件の表示 昭和６０年　特許願　第２９３４１６号２、発明の名称 単一チップマイクロプロセッサ ３、補正をする者 事件との関係　　特許出願人 ４、復代理人 ６、補正の対象 （１）明細書の図面の簡単な説明の欄 （２）図　面 ７、補正の内容 （１）明細書の第１４７頁第２０行目に［−マットを説
明する図、第４図は本発明に従った」とあるのを「−マ
ットを説明する図、第４図は第４Ａ図と第４Ｂ図との連
結関係を示す図、第４Ａ図及び第４Ｂ図は本発明に従っ
た」と訂正する。 （２）明細書の第１４８頁の第３行目に［サイクルの図
表、第５図は本発明のＩＣＵに使わ」とあるのを、「サ
イクルの図表、第５図は第５Ａ図と第５Ｂ図との連結関
係を示す図、第５Ａ図及び第５Ｂ図は本発明のＩＣＵに
使わ」と訂正するゆ （３）明細書の第１４８頁の第１５行目に「第１２図は
信号検出及び信号の機能に従ったＩＣＵＪとあるのを［
第１２図は第１２Ａ図、第１２Ｂ図および第１２Ｃ図の
連結関係を示す図、第１２Ａ図、第１２Ｂ図および第１
２Ｃ図は信号検出及び信号の機能に従ったＩＣＵＪと訂
正する。 （４）明細書の第１４８頁の第１６行目に「のピン指定
を要約した図表、第１３図はＩＣＵの」とあるのを、「
のピン指定を要約した図表、第１３図は第１３Ａ図およ
び第１３Ｂ図の連結関係を示す図、第１３Ａ図および第
１３Ｂ図はＩＣＵの」と訂正する。 （５）明細書の第１４８頁の第１８行目に「第１４図は
」とあるのを、［第１４Ａ図及び第１４Ｂ図は」と訂正
する。 （６）明細書の第１４９頁の第１１行目に「第２３図は
ＩＣＵのデータフロー装置のロジック」とあるのを「第
２３図は第２３Ａ図および第２３Ｂ図の連結関係を示す
図、第２３Ａ図および第２３Ｂ図はＩＣＵのデータフロ
ー装置のロジック」と訂正する。 （７）明細書の第１４９頁の第１２行目に「を示すブロ
ック図、第２４図及び第２５図は第２３」とあるのを「
を示すブロック図、第２４図は第２４Ａ図、第２４Ｂ図
、第２４Ｃ図および第２４Ｄ図の連結関係を示す図、第
２５図は第２５Ａ図、第２５Ｂ図、第２５Ｃ図および第
２５Ｄ図の連結関係を示す図、第２４Ａ、２４Ｂ、２４
Ｃ１２４Ｄ、２５Ａ、２５Ｂ、２５Ｇ、２５Ｄ図は第２
３」と訂正する。 （８）明細書の第１４９頁の第１８行目に「する真理値
図表、第２８図はＩＣＵ制御セクショ」とあるのを「す
る真理値図表、第２８図は第２８Ａ図および第２８Ｂ図
の連結関係を示す図、第２８Ａ図および第２８Ｂ図はＩ
ＣＵ制御セクショ」と訂正する。 （９）明細書の第１５０頁の第７行目に「第３７」とあ
るのを、「第３７図は第３７Ａ図及び第３７Ｂ図の連結
関係を示す図、第３７Ａ図および第３７Ｂ」と訂正する
。 （１０）明細書の第１５０頁の第１３行目に「第４１図
はＩＣＵのコマンドシーケンス及びその」とあるのを、
「第４１図は第４１Ａ図と第４１Ｂ図との連結関係を示
す図、第４１Ａ図および第４１Ｂ図はＩＣＵのコマンド
シーケンス及びその」と訂正する。 （１１）明細書の第１５１頁の第２行目に「のタイミン
グ図、第５５図は開始シーケンスの口」とあるのを、「
のタイミング図、第５５図は第５５Ａ図と第５５Ｂ図の
連結関係を示す図、第５５Ａ図および第５５Ｂ図は開始
シーケンスの口」と訂正する。 （１２）明細書の第１５１頁の第３行目に「第５６図は
」とあるのを、「第５６Ａ図および第５６Ｂ図は」と訂
正する。 （１３）明細書の第１５１頁の第７行目に「タスロジッ
クのブロック図、第５９図はステータ」とあるのを、［
タスロジックのブロック図、第５９図は第５９Ａ図、第
５９Ｂ図、第５９Ｃ図、および第５９Ｄ［の連結関係を
示す図、第５９Ａ図、第５９Ｂ図、第５９Ｃ図および第
５９Ｄ図はステータ」と訂正する。 （１４）明細書の第１５１頁の第１７行目に「めのブロ
ック図、第７８図はポスト終了シーケン」とあるのを、
「めのブロック図、第７８図は第７８Ａ図および第７８
Ｂ図め連結関係を示す図、第７８Ａ図および第７８Ｂ図
はポスト終了シーケン」と訂正する。 （１５）願書に最初に添付した全図面の浄書・別紙の通
り（内容に変更なし）。

Claims (3)

【特許請求の範囲】
1. （１）オフチップデバイスが接続される外部信号ピン、
   マイクロプロセッサ・ユニット及びインターフェイス制
   御ユニットで構成される単一チップのマイクロプロセッ
   サにおいて、 上記インターフェイス制御ユニットは上記マイクロプロ
   セッサ・ユニット及び上記単一チップマイクロプロセッ
   サの上記外部信号ピンへ接続されていることと、 上記マイクロプロセッサ・ユニットは、上記インターフ
   ェイス制御ユニットが他のマイクロプロセッサ・ユニッ
   トで使用される際に、論理的に透過性であるように、論
   理的に別個の素子であることと、 上記インターフェイス制御ユニットは、上記マイクロプ
   ロセッサ・ユニット及び上記オフチップデバイスが相互
   に、コミユニケートするように、上記マイクロプロセッ
   サ・ユニット及び上記オフチップデバイスを上記信号ピ
   ンに接続するための手段を与えることと、 該手段は上記マイクロプロセッサ・ユニットからのコマ
   ンドと、上記オフチップデバイスからの信号とに応答す
   ることと、 上記マイクロプロセッサ・ユニットが、特定のデータ転
   送を要求する上記インターフェイス制御ユニットへコマ
   ンドを転送した時、上記手段は上記データ転送を遂行し
   、且つ上記データ転送を論理的に完了したときに、上記
   マイクロプロセッサ・ユニットへステータス出力を与え
   ることと、上記ステータス出力は上記コマンドの出力を
   表わしていることとを特徴とする単一チップマイクロプ
   ロセッサ。
2. （２）単一チップマイクロプロセッサのインターフェイ
   ス制御ユニットが上記単一チップマイクロプロセッサの
   外部信号ピンへ接続されたオフチップデバイスとコミユ
   ニケートするための手段を、共存するマイクロプロセッ
   サ・ユニットのために与えることと、上記インターフェ
   イス制御ユニットは上記共存するマイクロプロセッサ・
   ユニットとは論理的に区別されていることとを具備する
   インターフェイス制御ユニットにおいて、 上記マイクロプロセッサ・ユニット及び上記単一チップ
   マイクロプロセッサの上記外部信号ピンへ接続された実
   行手段と、 上記オフチップデバイスからの信号に応答して、上記実
   行手段を制御し、且つ上記外部信号ピンにおける信号を
   順序付ける、バスサイクルと称される動作を遂行するた
   めの制御手段と、 該制御手段は上記共存マイクロプロセッサ・ユニットか
   らの上記コマンドに応答するコマンド手段と、各コマン
   ドの出力を表わすステータスを上記共存するマイクロプ
   ロセッサ・ユニットへ与えるためのステータス手段とを
   含み、 上記コマンド手段は上記共存するマイクロプロセッサ・
   ユニットからの特定のコマンドに応答して、特定のデー
   タ転送を、上記実行手段に遂行させ、そして、上記ステ
   ータス手段は上記データ転送が論理的に完了したときに
   、上記特定のコマンドの出力ステータスを表示すること
   とを特徴とする単一チップマイクロプロセッサ。
3. （３）複数のマイクロプロセッサ・ユニットと共に使わ
   れる論理的に独立したインターフェイス制御ユニットで
   あつて、コンパチブル・マイクロプロセッサと称される
   異なつた他のマイクロプロセッサの外部に接続された補
   助装置と共に使われる関連マイクロプロセッサ・ユニッ
   トを受け入れるインターフェイス制御ユニットを含むマ
   イクロプロセッサのためのバス制御アーキテクチャにお
   いて、上記インターフェイス制御ユニットは、バスサイ
   クルの期間で、上記関連マイクロプロセッサ・ユニット
   及び上記外部で接続された補助装置の間に出力アドレス
   路を与えるアドレス手段と、バスサイクルの期間で、上
   記関連マイクロプロセッサ・ユニット及び上記外部で接
   続された補助装置の間に双方向データ路を与えるデータ
   手段と、上記関連マイクロプロセッサ・ユニットから、
   上記インターフェイス制御ユニットへコマンドを受け取
   り且つ緩衝記憶するためのプロセッサコマンド手段と、
   上記関連マイクロプロセッサ・ユニットからのコマンド
   に基づいて、メモリアクセスのバスサイクルか、又はサ
   ービスアクセスのバスサイクルの何れかを遂行するため
   、上記関連マイクロプロセッサ・ユニットからのコマン
   ドに応答する、上記プロセッサコマンド手段に接続され
   た制御手段とを含むことと、 メモリアドレススペースはメモリアドレスのバスサイク
   ルの間でアクセスされ、別個のサービスサイクルのアド
   レススペースはサービスバスサイクルの間でアクセスさ
   れることと、 上記サービスバスサイクルのアドレススペースは、上記
   コンパチブル・マイクロプロセッサの上記外部で接続さ
   れた補助装置に透過である態様で、上記関連マイクロプ
   ロセッサ・ユニットの機能的能力を拡大するために、上
   記外部で接続された補助装置のための割り込み肯定アド
   レススペースと、上記関連マイクロプロセッサ・ユニッ
   トの制御及び感知アドレススペースとに分割されている
   こととを特徴とする、 マイクロプロセッサのバス制御アーキテクチャ。