JPS6122512B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はテレビ信号を高度にデータ圧縮するフ
レーム間符号化などの画像符号化装置において、
不規則・間歇的に生じるデータを平滑化し、一定
速度で伝送路に送出するためのバツフアメモリに
関する。

テレビ信号では毎秒30秒（フレームという）の
画像を伝送しているが、画面の動きが少なけれ
ば、相続くフレーム間の信号の差は非常に小さく
なる。したがつて、フレーム間の差信号、すなわ
ち画面の動いた部分のみの情報を伝送すれば、伝
送データ量を大幅に低減することができる。この
ような概念に基づいた符号化を“フレーム間符号
化”といい、その符号器復号器の基本的な構成を
第１図に示す。すなわち、入力されたテレビ信号
はアナログ−デジタル変換器（Ａ／Ｄ変換器）１
によつてデジタル信号（PCM信号）に変換され
る。PCM符号化されたテレビ信号と、フレーム
メモリ２に記憶されている前フレーム信号とを比
較し、ある値以上の差分を有する画素についての
み、その振幅および画面上の位置等を符号器３で
符号化する。この符号器３の出力符号の発生量は
画面の動きに応じて変化するのでバツフアメモリ
５に一時蓄えられた後、ほぼ一定速度（スタツフ
イングやフレームマーカーなどを考慮すると、完
全に一定ではない）ど伝送路に送出される。符号
器３の出力は復号器４で復号化され、フレームメ
モリ２に再び蓄えられる。

一方、伝送路から送られてくる符号は一時バツ
フアメモリ６に蓄えられた後、復号器７でテレビ
の同期信号に従つて元の差分信号に復号し、フレ
ームメモリ８の画像信号を書替えて、PCMテレ
ビ信号を再生し、デジタル−アナログ変換器
（Ｄ／Ａ変換器）９で元のアナログ信号のテレビ
信号を得る。

上述のようなフレーム間符号化装置では不規
則・間歇的に生じる符号化データを平滑化し、伝
送路へ送出するためのバツフアメモリが必要不可
欠である。通常このような目的に使用されるバツ
フアメモリにはおよそ画面１枚分の記憶容量
（0.4〜1.5×10⁶ビツト）と、６〜13×10⁶語（語は
ｎビツト並列データを表わす）の入出力速度が要
求される。すなわち、送信側バツフアメモリの入
力は、最高時には標本化周波数の速度に等しく、
平均的には伝送路側の速度に等しい符号発生量を
有す、符号器３の出力符号（一般にはｎビツト並
列信号である）であり、バツフアメモリ出力は、
ほぼ定周期を有する出力信号として伝送路に接続
される。一方受信側バツフアメモリは、送信側の
それを入出力が入れ替つた関係になる。また上述
の発生データと伝送路のクロツクとは一般に非同
期である。

上述したようにバツフアメモリは大容量メモリ
になるため、先ず記憶素子として高集積化が可能
なMOS形ランダムアクセスメモリを使用するこ
とが多い。このMOS形、ランダムメモリの書込
または読出しサイクルタイムは最高数百ナノ秒で
あり、発生するデータ速度に較べ、遥かに遅い動
作速度である。このメモリ素子の動作速度とデー
タ速度の間の速度不整合は、データを直列−並列
変換し、並列データを同時にメモリ素子に対して
書込みまたは読出しすることによつて、データ速
度を実質的に１／（並列ビツト数）にすることに
よつて解決できた。このとき、データを直列−並
列変換する並列展開数が増すと、そのために必要
な論理素子数が増えるので、この並列展開数はな
るべく少ないことが望ましい。そのためにはメモ
リ素子の動作速度を最大に利用することが必要で
ある。換言すれば、バツフアメモリの入力である
発生データ量は伝送路のビツトレートと平均的に
等しい筈であるから、伝送路ビツトレートの高々
２倍の速度でメモリ素子を動作させることができ
れば、展開数がもつとも少なくてすみ、メモリ動
作速度の点からは最も効果的であるが、回路的に
非常に複雑にならざるを得なかつた。すなわち、
第１図に示すフレーム間符号化装置送信側のバツ
フアメモリ５の出力は伝送路側に接続され、ほぼ
一定周期毎にデータ出力が行なわれるが、一方デ
ータ入力は符号器３側に接続され、不規則、間歇
的に入力される。したがつて、伝送路ビツトレー
トの高々２倍の速度でメモリ素子を動作させるた
めには、メモリ動作サイクルのそれぞれ1/2を書
込、読出しサイクルとし、これを周期的に行なう
とすれば、不規則入力データを既に平滑化、一定
速度に変換しておかなければならない。このため
には不規則に入力する入力データを書込可能な時
刻迄保存するための待合せ回路が必要になる。こ
の待合せ回路のレジスタ数は、最高速度の符号化
データが何サンプルか連続して入力されるような
最悪の場合についても十分に余裕を持つように決
めなければならないので、〓大な数になつた。し
かも上述のようなバツフアメモリ構成を考える
と、第１図の送信側および受信側のバツフアメモ
リで待合せ回路が必要になるのは、それぞれの入
力側、出力側となるため、バツフアメモリ構成を
送信側、受信側でかえるか、または入力、出力共
に待合せ回路を設けて、回路を冗長にして同一の
バツフアメモリを使つていた。

たとえば入力データの最大データ速度を８メガ
語／秒、１語は８ビツト、出力信号を6.3メガビ
ツト／秒という条件下では送信側で入力データを
８ビツトの並列信号とし、その各信号を更に８相
の並列信号とし、その各相について、４ビツトの
シフトレジスタを待合せ回路として用いなければ
ならなかつた。したがつて待合せ回路の全ビツト
数は４×８×８＝256ビツトにもなつた。その各
シフトレジスタのあとに入力レジスタ、記憶回
路、出力レジスタ、並直列変換回路が縦続接続さ
れていた。受信側でも同様にしてバツフアメモリ
の出力側に４×８×８＝256ビツトのシフトレジ
スタによる待合せ回路が必要であつた。

本発明の目的は、上述した問題点に鑑み、回路
構成が簡単であり、しかも入力側および出力側デ
ータが共に不規則・間歇的であつてもよいバツフ
アメモリを提供することにある。

次に本発明の詳細について図面を参照して説明
する。第２図ａ〜ｅは本発明に係るバツフアメモ
リの基本的構成を説明するための図であり、同図
ａはそのバツフアメモリの基本的構成を示し、同
図ｂ〜ｄは部分詳細図、同図ｅはｄのメモリ制御
回路の動作を説明するためのタイムチヤートであ
る。

第２図ａに示すようにバツフアメモリの基本的
構成は、入力端子１０１_iおよび出力端子１０２_i
（ｉ＝１，２，……ｎ）にそれぞれ接続されるｎ
ビツト並列の入力データDI_iおよび出力データ
DO_iに対応して設けた記憶モジユール１００_iと、
それぞれの入出力データに同期して入力端子１０
３，１０４に加えられる入力クロツクIREQ，出
力クロツクOREQを入力とし、データ入出力速度
をメモリ動作速度に整合させるための制御を行な
う入力制御回路２００ならびに出力制御回路３０
０と、該制御回路２００，３００から出力される
書込／読出し要求信号に従つて、入力端子１０５
の主クロツクFCと同期して記憶モジユール１０
０_iの書込／読出し制御を行なうメモリ制御回路
４００とから成る。

第２図ｂは記憶モジユール１００_iの詳細な構
成を示している。すなわち、直−並列変換回路１
１０は入力データDIを１ビツトづつ端子１１１
の入力クロツクIREQに同期してシフトする。入
力レジスタ１２０はこのシフトがＰビツト行なわ
れる度に端１２１から入力される入力バツフアク
ロツクPIに従つて、上記直−並列変換回路１１０
の内容をＰビツト同時に記憶し、書込データWD_j
（ｊ＝１，２……Ｐ）として記憶回路１３０へ出
力する。従つて書込データWD_jは入力データ速度
に１／Ｐの速度で変化することになる。なお上記
入力クロツクIREQ、入力バツフアクロツクPIは
入力制御回路２００から与えられる。

記憶回路１３０は第２図ｃに示すように、Ｐビ
ツトの並列書込／読出しに対応してＰ×Ｑ個の記
憶素子をＰ行、Ｑ列に並べたものである。ここに
ＱはＰ×Ｑ個の記憶素子によつて、ｎビツト並列
の入力データDIの各ビツトごとに必要な記憶容
量が分つている場合にそれを満すように選んだ整
数である。

一方記憶素子の書込・読出アドレスを表わすア
ドレス信号ADD、記憶素子の書込のための制御
信号Ｒ／Ｗは、それぞれ端子１３１，１３２を介
して入力され、凡ての記憶素子に接続される。ｊ
行目の書込データWD_jはｊ行目の凡ての記憶素子
Mj１、Mj２……，MjQに同時に入力され、この
とき、どの列の記憶素子が動作するかは端子１３
３_k（ｋ＝１，２……Ｑ）に入力される列選択信
号CS_kによつて定まる。すなわち、ある時刻に唯
一つ入力される。列選択信号CS_kによつて動作す
る列が定まる。例えば第ｋ列目に対応する列選択
信号CS_kが“１”になると、記憶素子Ｍ_1kＭ_2k…
…Ｍ_pkが同時に書込、または読出し動作を行な
う。これらの記憶素子から読出されたデータはす
べて一つの線に出力され、読出データRD_jとして
出力される。

再び第２図ｂに戻つて、書込データWD_jはメモ
リ制御回路４００から与えられるアドレス信号
ADD、列選択信号CS、および書込制御信号Ｒ／
Ｗに従つて記憶回路１３０の所定の位置に書込ま
れる。一方同様の制御信号によつて（書込制御信
号Ｒ／Ｗが“０”の区間は読出し動作）所定の位
置から読出されたＰビツト並列の読出しデータ
RD_jはデータが読出されたときに、メモリ制御回
路４００から端子１４１に入力されるロード信号
DLによつて出力レジスタ１４０に一時的に蓄え
られる。出力レジスタ１４０のデータは出力制御
回路３００から端子１５３に与えられる並列ロー
ド信号POによつて、並−直列変換回路１５０に
移された後、同じく出力制御回路３００から与え
られる端子１５２の出力クロツクOREQに同期し
て１ビツトずつシフとし乍ら出力データDOを端
子１０２に出力する。さらに端子１５３に入力さ
れる並列ロード信号POにより出力レジスタ１４
０のデータが並−直列変換回路１５０に移される
と同時に、記憶回路１３０から次のデータを読出
すような制御が出力制御回路３００、メモリ制御
回路４００ににおいて行なわれる。

次にメモリ制御信号４００の構成および動作に
よいて第２図ｄおよびｅを参照して説明する。メ
モリ制御回路４００は、記憶回路１３０への書込
データWD_jが用意できたときに入力制御回路２０
０から端子４０１に入力される書込要求信号、あ
るいはデータ読出しを必要とするときに出力制御
信号３００から端子４０２に入力される読出し要
求信号があるとき、メモリ動作周期に同期して記
憶回路１３０の書込／読出し動作を制御するもの
である。

まず端子１０５に入力された第２図ｅの１に示
す主クロツクFCを基に、タイミング回路４１０
で同図ｅの２〜８に示すような種々のタイミング
信号を作る。同図は、メモリ動作周波数ｍが主
クロツク周波数ｃの１／ｍ（ｍは整数）であ
り、ｍ＝８の場合の例を示している。すなわち、
２に示すタイミングパルスT₁は主クロツク周波
数ｃの1/8の周波数で、“１”と“０”の区間が
等しく、それぞれに対応して書込モード区間、読
出しモード区間を規制するパルスである。３と４
に示すタイミングパルスT₂とT₃は書込モード、
読出しモードの開始時点に同期したパルスで、非
同期的に入力される書込要求信号、読出し要求信
号をメモリ動作周期に同期化するために使われ
る。５および６のタイミングパルスT₄およびT₅
は書込モードにおける列選択信号CSおよび書込
制御信号Ｒ／Ｗの出力タイミングを決めるパルス
であり、７および８のタイミングパルスT₆およ
びT₇は読出しモードにおける列選択信号CSおよ
び読出されたデータを出力レジスタ１４０に書込
むためのロード信号DLの出力タイミングを決め
るパルスである。

先ず端子４０１に書込要求信号が入力されてい
る場合の動作について説明する。ここで書込要求
信号が“０”の場合は書込要求なしの状態だ、
“１”の場合は書込要求が有ることを表わすもの
とする。書込指令レジスタ４２１は端子４０１の
内容をタイミングパルスT₂が入力される度に読
み込み、タイミングパルスT₃によつてリセツト
される。従つて書込指令レジスタ４２１には第２
図ｅの９に示すように書込要求信号が“１”のと
きのみ、書込モード区間が“１”になるような出
力が得られる。該書込指令レジスタ４２１の出力
は書込列計数器１２２、書込列信号タイミングゲ
ート回路４２４、書込制御ゲート回路４４２に接
続されている。書込列計数器４２２は１乃至Ｑ計
数できる計数器であり、入力が加えられる度に１
づつ計数する。計数内容がＱを越えると上位の書
込アドレス計数器４２３を１つ計数する。この２
つの計数器４２２と４２３の接続順序は、ここで
は記憶回路１３０の各記憶素子が第１列、第２列
……第Ｑ列と順次列単位に動作して行くようにし
たため、書込列計数器４２２が下位、書込アドレ
ス計数器４２３が上位の構成になつている。しか
しこの記憶素子の選択が、第１列目の全アドレス
動作終了後に第２列目へと動作が移るような場合
には、上記２つの計数器４２２と４２３の接続順
序は逆になる。従つて、第２図ｄに示す２つの計
数器４２２と４２３の並列デイジタル出力の内容
が変化する。（その周期はお互いに異なるが）時
点は第２図ｅの１０に示すタイミングにおいてで
ある。書込アドレス計数器４２３の出力信号はア
ドレス切換回路４４０を経て端子１３１に出力さ
れる。アドレス切換回路４４０は入力されるタイ
ミングパルスT₁が“１”か“０”かによつて書
込モード、読出しモードに対応するアドレス信号
を切替え、出力するものである。従つて端子１３
１には第２図ｅのＢに示すタイミングで書込アド
レスと後述する読出しアドレスが交互に出力され
アドレス信号ADDが得られる。

書込列計数器４２２の出力信号は、書込指令レ
ジスタ４２１が“１”のときのみ書込列信号タイ
ミングゲート回路４２４を通過してくるタイミン
グパルスT₄が入力されている間だけ、書込列信
号ゲート回路４２５を通過し、列選択信号論理和
回路４４１に加えられる。列選択信号論理和回路
４４１は上述の如く、タイミングパルスT₄に同
期した書込列選択信号と、後述するタイミングパ
ルスT₆に同期した読出し列選択信号との単なる
論理和をとり端子１３３に出力するものである。
従つて端子１３３には第２図ｅの１４に示すよう
に、書込モードに対応した列選択信号CSが得ら
れる。一方、書込制御ゲート回路４４２は書込制
御信号Ｒ／Ｗを端子１３２に出力するための回路
で、第２図ｅの１５に示すように書込指令レジス
タ４２１が“１”のときのみタイミングパルス
T₅を通過させて、上記書込制御信号Ｒ／Ｗと為
すものである。

一方読出しモードにおける動作も書込モードに
おけるそれと同様である。すなわち、端子４０２
に入力される読出し要求信号は、タイミングパル
スT₃によつて読出し指令レジスタ４３１に読込
まれる。また読出し指令レジスタ４３１の内容は
タイミングT₂によつてリセツトされ、第２図ｅ
の１１に示すような読出しモード区間のみ“１”
となる信号が得られる。読出し列計数器４３２、
読出しアドレス計数器４３３は前記書込モードに
おける動作と全く同一であり、読出し指令レジス
タ４３１が“１”になつたときに第２図ｅの１２
に示すタイミングで１つ計数される。読出しアド
レス計数器４３３の出力信号は前記アドレス切替
回路４４０を経て端子１３１に出力される。また
読出し列計数器４３２の出力信号は、読出し指令
レジスタ４３１が“１”のときのみ読出し列信号
タイミングゲート回路４３４を通過してくるタイ
ミングパルスT₆が入力されている間だけ読出し
列信号データ回路４３５を通過し、列選択信号論
理和回路４４１を経て端子１３３に出力される。
また読出し制御データ回路４４３は、上記制御信
号によつて記憶回路１３０から読出されたデータ
を一時的に前記出力レジスタ１４０に蓄えるため
のロード信号DLを作るためのデータ回路であ
り、読出し指令レジスタ４３１が“１”のときの
みタイミングパルスT₇を通過させる。

一方上記書込要求信号および読出し要求信号は
必ずしもタイミングパルスT₁によつて与えられ
るメモリ動作周期に同期していないため、それぞ
れが書込指令レジスタ４２１および読出し指令レ
ジスタ４３１に登録されたならば、これらの要求
信号を解除し、次の要求信号の出力に備える必要
がある。そのため書込指令レジスタ４２１および
読出し指令レジスタ４３１の出力信号はそれぞれ
の要求信号をリセツトするためめに、端子４０３
および４０４を介して入力制回路２００および出
力制御回路３０に戻される。

次に本発明に係るバツフアメモリの実施例につ
いて具体的に説明する。第３図ａは第一の実施例
の構成図を、同図ｂはその動作タイムチヤートを
示す。この第一の実施例は記憶モジユール１００
_jの並列展開数Ｐを、最高入出力データ速度に
１／Ｐがメモリ動作速度の1/1.5以下、すなわ
ち、Ｐ≧1.5×ｍになるように選定したことに特
徴がある。並列展開数Ｐを上述の如く選ぶことに
よつて、後述するように記憶回路１３０へのデー
タ書込、読出し周期の中に必ず１つの書込モー
ド、読出しモード区間が含まれることになり、ど
のような入出力データにも対応できるようにな
る。

すなわち、最高入出力データ速度が主クロツク
周波数ｃに等しく、メモリ動作速度ｍが
ｃ／８（ｍ＝８）のとき、並列展開数Ｐは12以上
とする。同図ｂの３に示すような入力データDI_i
（図中の区切りはＰビツト毎の区切りを表わす）
の各ビツトに同期した入力クロツクIREQが端子
１０３を介して入力制御回路２００に入力されて
いる。該入力クロツクIREQは入力データDI_iを直
−並列変換するために、記憶モジユール１００_i
の端子１１１に出力されると同時に、入力クロツ
ク分周回路２１０に入力され、Ｐ分周され、同図
ｂの４に示すような入力レジスタクロツクPIを得
る。入力バツフアロツクPIは記憶モジユール１０
０_iにおいて、直−並列変換レジスタ１１０の内
容を入力レジスタ１２０に移す為、端子１２１に
出力されると同時に、書込要求レジスタ２２０を
“１”にセツトする。書込要求レジスタ２２０の
出力信号、すなわち、同図ｂの５に示す書込要求
信号は端子４０１を介してメモリ制御回路４００
に入力される。メモリ制御回路４００は前述した
如く、所定の制御信号を発生して入力レジスタ１
２０の内容を記憶回路１３０に書込む。また書込
指令信号は端子４０３を通つて、入力制御回路２
００の書込要求リセツト回路２３０に帰還され
る。書込要求リセツト回路２３０は、入力レジス
タ１２０の内容が記憶回路１３０に書込まれた時
点、例えば書込指令信号の立下りを検出し、書込
要求レジスタ２２０をリセツトする。なお、この
書込指令信号の代りに書込制御信号Ｒ／Ｗを用い
て書込要求レジスタ２２０をリセツトしても本質
的には変わることはない。

上述の書込動作によれば、書込要求信号がでて
から１メモリ周期以内にメモリ制御回路４００の
書込動作が開始され、半周期以内に終了するか
ら、メモリ動作周期の1.5倍以内には完全に書込
動作を完了することができる。従つて書込データ
の変化が前述した如くにメモリ動作周期の1.5倍
以上の周期であるから、主クロツク周波数ｃ以
下の不規則データ入力に対しても完全に書込処理
が可能である。

一方、出力クロツクOREQは端子１０４を介し
て出力制御回路３００に入力される。この出力ク
ロツクOREQは端子１５１を介して記憶モジユー
ル１００_Jの並−直列変換回路１５０へ入力さ
れ、該出力クロツクOREQにビツト同期した同図
ｂの７に示すような出力データDO_iが出力される
（図中の区切りはＰビツト毎の区切りを表わす）。
また出力クロツクOREQは出力クロツク分周回路
３１０へ入力され、Ｐ分周され、同図ｂの８に示
す並列ロード信号POとして端子１５２を介し、
並−直列変換回路１５０に入力され、並−直変換
回路１５０のＰビツトの出力が完了する度に出力
レジスタ１４０から新たなＰビツトの出力データ
を読取る。また、上記並列ロード信号は読出し要
求レジスタ３２０を“１”にセツトする。読出し
要求レジスタ３２０の出力信号、すなわち同図ｂ
の９に示す読出し要求信号は端子４０２を介して
メモリ制御回路４００へ入力される。メモリ制御
回路４００は前述した如く、読出し動作に必要な
種々の制御信号を作り、記憶回路１３０から所定
のデータを読出す。またメモリ制御回路４００
は、データが完全に読出された時点に同図ｂの
（）に示すロード信号DLを出力する。該ロード
信号DLは出力レジスタ１４０に入力され、記憶
回路１３０から読出されたデータを記憶する。従
つて出力レジスタ１４０の内容は、同図ｂの１２
に示すタイミングで変化する。さらに上記ロード
信号DLは読出し要求リセツト回路３３０に入力
される。読出し要求リセツト回路３３０は出力レ
ジスタ１４０にデータが記憶された時点、例えば
ロード信号DLの立下り時点を検出して上記読出
し要求レジスタ３２０をリセツトする。なお、読
出し要求リセツト回路３３０の入力は読出し指令
信号であつても何等動作上変化ない。

このようにして完了する読出し動作において
は、ある時刻（たとえば同図ｂの９に示すt₁）に
読出し要求信号が出てから１メモリ動作周期以内
に読出し指令信号が出力され、はじめ（同図ｂの
１０のt₂）、読出し動作が開始され、またメモリ
動作の半周期（t₂から）でこの読出し動作が完了
するから、合計1.5メモリ動作周期以内に読出し
動作はすべて完了するから、並列ロード信号PO
が出力されてから次の並列ロード信号POが発生
する以前の1.5メモリ動作周期以内に読出し動作
を完了することになる。

第４図ａは第二の実施例の構成図を、同図ｂは
動作タイムチヤートを示す。

この第二の実施例は前述第２図ｂにおける記憶
モジユール１００_iの並列展開数Ｐを、Ｐ＝ｍに
選び、第２図ｂの入力レジスタ１２０、出力レジ
スタ１４０（以下それぞれ第１の入力レジスタ、
第１の出力レジスタとよぶ）のあとにそれぞれ第
２の入力レジスタ１６０、出力レジスタ１７０を
設けることに特徴がある。端子１０１_iから第４
図ｂの３に示すようなｎビツト並列の入力データ
DI_i（図中の区切にはＰビツト毎の区切りを表わ
す）が入力され、この入力データDI_iにビツト同
期した入力クロツクIREQが端子１０３を介して
入力制御回路２００′に入力される。入力クロツ
クIREQは記憶モジユール１００_iの端子１１１か
ら直−並列変換回路１１０へ入力され、入力デー
タDI_iを１ビツトずつシフトする。一方入力クロ
ツクIREQは入力クロツク分周回路２１０にも入
力されており、Ｐ分周される。この分周された第
４図ｂの４に示す第１入力レジスタクロツクPI
は、端子１２１を介して第１入力レジスタ１２０
に入力され、直−並列変換回路１１０のＰビツト
の並列データを第１入力レジスタに読込む。第１
入力レジスタの内容は同図ｂの５に示すように変
化する。第１入力レジスタクロツクPIは第２書込
要求レジスタ２４０に入力され、これを“１”に
セツトする。第２書込要求レジスタ２４０の出
力、すなわち第４図ｂの６に示す第２書込要求信
号は第２入力レジスタクロツク生成回路５０に入
力されている。第２入力レジスタクロツク生成回
路２５０にはさらに後述する第１書込要求レジス
タ２２０の出力、すなわち第１書込要求信号も入
力されており、この第１書込要求信号が“０”で
あり、且つ上記第２書込要求信号が“１”のとき
第２入力レジスタクロツクPI₂を第２入力レジス
タ１６０に出力する。第２入力レジスタ１６０は
上記第２入力レジスタクロツクPI₂が入力される
と、第１入力レジスタ１２０の内容を記憶する。
さらに、第２入力レジスタクロツク生成回路２５
０は上記第２入力レジスタクロツクPI₂のほかに
も、この信号を極く短時間遅延させた第２の出力
信号を出力し、第２書込要求レジスタ２４０をリ
セツトすると同時に、第１書込要求レジスタ２２
０を“１”にセツトする。第１書込要求レジスタ
２２０の出力はメモリ制御回路４００の端子４０
１に接続されている。メモリ制御回路４００はこ
の端子４０１に加えられた書込要求信号に基づい
て所定の書込動作（前述）を開始する。一方、メ
モリ制御回路４００から帰還された書込指令信号
は書込要求リセツト回路２３０に入力される。書
込要求リセツト回路２３０は第２の入力レジスタ
１６０のデータを完全に記憶回路１３０へ書込ん
だ時点、例えば書込指令信号の立下り時点を検出
し、第１書込要求レジスタ２２０をリセツトす
る。このようにして得られる第２入力レジスタク
ロツクPI₂、第１書込要求信号、書込指令信号、
第２入力レジスタ出力を第４図ｂの７〜１０に示
す。

上述の動作によつて完了する書込動作において
はある時刻（たとえば第４図ｂの６に示すt₁）に
第２書込要求信号が発生すると、それより１つ前
の第２書込要求信号が発生している時点（t₂）か
ら、この要求信号による書込動作が1.5Tm以内に
完了しているから、前記時刻（t₁）から0.5Tm内
に第１入力レジスタ１２０から第２入力レジスタ
１６０へのデータ転送が確実に実行される。従つ
て、第１入力レジスタ１２０から第２入力レジス
タ１６０へのデータの転送は、どんなに遅れても
第１入力レジスタの内容が変化する以前でかつ書
込指令信号の開始時点以前に確実に実行され、ど
のような不規則入力データに対しても記憶回路１
３０への書込が順序正しく実行されることにな
る。

次に本実施例について読出し動作について説明
しよう。出力クロツクOREQが端子１０４を介し
て出力制御回路３００′に入力されると、この出
力クロツクOREQは端子１５１を通して記憶モジ
ユール１００_iの並−直列変換回路１５０に入力
され、レジスタ内容を１ビツトずつシフトして出
力データDO_iを得る。第４図ｂのは出力データ
DO_iのタイミングを示している。但し図中の区切
りは該並−直列変換回路１５０からＰビツト並列
データが凡て出力された区切りを表わしている。

また、出力クロツクOREQは出力クロツク分周
回路３１０へも同時に入力され、Ｐ分周される。
第４図ｂの１２に示すような並列ロード信号PO
として端子１５２を介し、上記並−直列変換回路
１５０に入力され、第２出力レジスタ１７０の内
容を並−直列変換回路１５０に読込む。また、こ
の並列ロード信号POは、第２の読出し要求レジ
スタ３４０をセツトする。このときの第２の読出
し要求レジスタ３４０は、第４図ｂの１３に示す
ように上述の動作によつて第２の出力レジスタ１
７０の内容が空になり、新たなデータを必要とす
る状態を表わす。この第２読出し要求レジスタ３
４０の出力、すなわち第２読出し要求信号は第２
ロード信号生成回路３５０に入力される。第２ロ
ード信号生成回路３５０には、第１読出し要求信
号が同時に入力されている。第２ロード信号生成
回路３５０は第２読出し要求信号が、“１”、すな
わち、第２の出力レジスタ１７０が空であり、且
つ第１の読出し要求信号が“０”、すなわち第１
の出力レジスタ１４０にデータがあることを検出
したときに、第４図ｂの１４に示す第２ロード信
号DL２を発生する。この第２ロード信号DL２は
第２の出力レジスタ１７０に加えられ、第１の出
力レジスタ１４０の内容を記憶させる。上記第２
ロード信号生成回路３５０は、また上記第２ロー
ド信号DL２を極く短時間遅延させた出力も出
し、第２の読出し要求レジスタ３４０をリセツト
すると共に、第１の読出し要求レジスタ３２０
“１”にセツトする。第１の読出し要求レジスタ
３２０の出力信号、すなわち第４図ｂの１５に示
す第１読出し要求信号はメモリ制御回路４００の
端子４０２に入力され、読出し要求信号となる。
メモリ制御回路４００はこの読出し要求信号に基
づいて読出し動作を開始し、データを記憶回路１
３０から読出すと、第４図ｂの１７に示す第１ロ
ード信号DLを出力し、この読出されたデータを
第１の出力レジスタ１４０に記憶する。一方この
第１ロード信号DLは読出し要求リセツト回路３
３０にも入力されている。読出し要求リセツト回
路３３０はデータが第１の出力レジスタ１４０に
記憶されたことを、入力された第１ロード信号
DLから検出し、上記第１の読出し要求レジスタ
３２０をリセツトする。第１および第２出力レジ
スタ１４０，１７０のデータ変化は第４図ｂの１
８，１９に示すとおりである。

以上の如くにして完了する読出し動作において
は、並列ロード信号POの発生に伴なつて、第２
出力レジスタ１７０から並−直列変換回路１５０
へ第１出力レジスタ１４０から第２出力レジスタ
１７０への一連のデータ転送が終了してから読出
し要求信号が発生し、読み出し動作を開始する。
ある時刻（たとえば第４図ｂの１５に示すt₃）に
読出要求信号がでてから１メモリ動作周期内に読
出し動作が開始され（同図ｂの１５に示すt₄）、
メモリ動作の半周期（t₄から）で読出し動作が完
了するから合計1.5メモリ動作周期以内に読出し
動作は終了する。

一方、並列ロード信号POはまた１メモリ動作
周期で発生することがあるが、このときは第２出
力レジスタ１７０から並−直列変換回路１５０へ
のデータ転送が行なわれる。上述の如く、1.5メ
モリ動作周期以内に読出されたデータは第１出力
レジスタ１４０から第２出力レジスタ１７０へ直
ちに転送される。このデータ転送により生ずる読
出し要求信号はメモリ動作周期に同期しているか
ら、この読出し要求信号に伴なう読出し動作は１
メモリ動作周期で完了する。したがつて、並列ロ
ード信号POが発生し、それに伴なつて第２の読
出し要求信号が発生した後、メモリ動作の半周期
以内に第２の出力レジスタ１７０にデータが記憶
されることになり、どのような出力クロツクOR
−EQにも応じられるようになる。

第５図ａは第三の実施例の構成図を、同図ｂは
その動作を説明するためのタイムチヤートであ
る。

この第三の実施例のバツフアメモリは、並列展
開数ＰがＰ＝ｍ／ｒ（ｒは任意のｍ以下の整数）
である記憶モジユールｎ個と、入力および出力制
御回路と、メモリ制御回路から成るメモリユニツ
トをｒ個並列に動作させることに特長がある。以
下説明を換単にするためにｒ＝２、ｍ＝８の場合
について説明する。

端子１００_iに加えられたｎビツト並列の入力
データDI_iは夫々２個のメモリユニツト５００
_１，５００_２の対応する記憶モジユール１００_i
に並列に入力されている。一方端子１０３から入
力され、入力データDI_iにビツト同期した入力ク
ロツクIREQは各メモリユニツト５００_１，５０
０_２の入力制御回路２００″へ同時に入力すると
共に、第１入力クロツク分周回路５１０にも入力
されている。この分周回路５１０は記憶モジユー
ルの並列展開数Ｐ＝ｍ／ｒに相当する分周比を持
つており、この例では４分周する。第１入力クロ
ツク分周回路５１０の出力は第２の入力クロツク
分周回路５２０に接続される。第２の入力クロツ
ク分周回路５２０は一般的には入力信号を計数
し、計数値がk′（k′＝１，２，……ｒ）のときｒ
個の出力信号のうちk′番目の出力信号を“１”と
する回路であり、このｒ個の出力信号はそれぞれ
第k′書込ユニツト切替信号とし、対応するメモリ
ユニツト５００k′に出力される。ここではｒ＝２
であるから第２の入力クロツク分周回路５２０は
単なる２分周回路でよく、第５図ｂの４に示す書
込ユニツト切替信号が得られる。同図で“０”区
間はメモリユニツト５００_１を、“１”の区間は
メモリユニツト５００_２をそれぞれ書込ユニツト
することとする。書込ユニツト切替信号は各メモ
リユニツト５００_１，５００_２の入力制御回路２
００″にある入力クロツクゲート回路２６０に入
力されている。入力クロツクデータ回路２６０は
当該メモリユニツトが選択されている区間だけ、
前述した入力クロツクIREQを通過させる。従つ
て第１メモリユニツト５００_１では同図ｂの４に
示す書込ユニツト切替信号が“０”の間だけ入力
クロツクIREQを出力し、同図ｂの５に示す第２
入力クロツクIREQ′が得られ、第２メモリユニツ
ト５００_２では上述書込ユニツト切替信号が
“１”の間だけ同図ｂのに示す第２入力クロツ
クIREQ′が得られる。この例では、これらの第２
入力クロツクIREQ′の“０”の区間はクロツクが
無く、“１”のときに４つのクロツクが出てい
る。なお、入力クロツクIREQは同図ｂの３に示
す入力データに同期し、図中の区切りや第１の入
力クロツク分周回路５１０の４分周された区切で
ある。この入力クロツクIREQ′は記憶モジユール
１００_iの直−並列変換回路１１０に端子１１１
を介して入力され、入力データを１ビツトずつシ
フトする。

並列展開数Ｐ＝４に等しい数のデータが直−並
列変換回路１１０に入力され終る時点、すなわち
メモリユニツト５００_１においては書込ユニツト
切替信号の立上り時点に第２書込要求レジスタ２
４０が“１”にセツトされる。この第２の書込要
求レジスタ２４０の出力は、入力レジスタクロツ
ク生成回路２５０に接続されている。一方入力レ
ジスタクロツク生成回路２５０には後述する第１
書込要求レジスタ２２０の出力も接続されてお
り、第１書込要求レジスタ２２０が“０”であ
り、且つ上記第２書込要求レジスタ２４０の出
力、すなわち第２書込要求信号が“１”になると
入力レジスタクロツクPIを出力する。この入力レ
ジスタクロツクPIは記憶モジユール１００_iの入
力レジスタ１２０に入力されており、前記直−並
列変換回路１１０のデータを記憶する。また入力
レジスタクロツク生成回路２５０は入力レジスタ
クロツクPIを極く短時間遅延させた信号も出力
し、第２書込要求レジスタ２４０をリセツトする
と同時に第１書込要求レジスタ２２０を“１”に
セツトする。したがつて第２書込要求信号、入力
レジスタクロツクPIは第１、第２メモリユニツト
５００_１，５００_２についてそれぞれ第５図ｂの
６，７および１２，１３のようになる。

また第１書込要求レジスタ２２０の出力、すな
わち同図ｂの８または１４に示す第１書込要求信
号はメモリ制御回路４００に入力され、所定の書
込動作が行なわれる。メモリ制御回路４００から
帰還されてくる第５図ｂの９に示す書込指令信号
は書込要求リセツト回路２３０に入力される。書
込要求リセツト回路２３０は書込動作が終了した
ことを、例えば書込指令信号の立下り時点で検出
し、上記書込要求レジスタ２２０をリセツトす
る。

上述の如くにして完了する書込動作において
は、直−並列変換回路１１０を１つのバツフアレ
ジスタとして用いることによつて書込動作を円滑
に行なつている。すなわち、直−並列変換回路１
１０へ入力される第２入力クロツクIREQ′は第５
図ｂの５または１１に示すように４ビツトの入力
のあとに必ず４ビツトの無入力区間がある。した
がつてこの無入力区間は直−並列回路１１０のデ
ータが変化しないので、この間に入力レジスタ１
２０へのデータ転送が行なえる。ある時刻（たと
えば第５図ｂの６に示すt₁）に発生する書込信号
に基づく書込動作は、その時刻t₁から1.5メモリ
動作周期以内に終了（同図ｂの９に示すt₂）する
のに対して、以前の書込要求信号の発生（t₁）か
ら次の発生（t₃）までに１メモリ動作周期あり、
この後メモリ動作の半周期以上の無入力区間があ
るから、この間には書込動作も終了しており、入
力レジスタ１２０へのデータ転送も可能となる。
従つて、どのような入力データについても書込み
が完全になされることになる。

次に読出し動作について説明する。端子１０４
から入力かれる出力クロツクOREQはメモリユニ
ツト５００_１，５００_２のそれぞれの出力制御回
路３００″にある出力クロツクゲート回路３６０
に入力されると同時に第１の出力クロツク分周回
路６１０に入力される。第１出力クロツク分周回
路６１０の出力はさらに第２出力クロツク分周回
路６２０に入力され、２つの第１、第２読出しユ
ニツト切替信号として対応するメモリユニツト５
００_１，５００_２に出力される。第１および第２
出力クロツク分周回路６１０，６２０の動作は入
力クロツクに対するそれと全く同じであり、第５
図ｂの１８に示す読出しユニツト切替信号が得ら
れる。なお、同図において同図ｂの１７に示す出
力データDOは出力クロツクOREQに同期してお
り、図中の各区切りが４ビツト単位の区切である
とする。上記読出しユニツト切替信号は出力制御
回路３００″の出力クロツクゲート回路３６０に
入力されている。出力クロツクゲート回路３６０
は入力におけるそれと全く同様の動作によつて一
方に入力される出力クロツクOREQを該メモリユ
ニツトが選択されている区間だけ通過させた第２
の出力クロツクOREQ′を記憶モジユール１００_i
の並−直列変換回路１５０に出力する。第１、第
２メモリユニツト５００_１，５００_２の第２の出
力クロツクOREQ′を第５図ｂの１９，２７に示
す。第２の出力クロツクOREQ′は並−直列変換
回路１５０に蓄えられた４ビツトのデータを１ビ
ツトずつ出力データ多重回路６３０に出力する。
出力データ多重回路６３０は２つのメモリユニツ
ト５００_１，５００_２から入力するデータを、読
出しユニツト切替信号に従つて切替え、出力デー
タDO_iとして出力する。

各並−直列変換回路１５０の４ビツトのデータ
が全部出力された時点、すなわち、第１メモリユ
ニツト５００_１においては、読出しユニツト切替
信号の立上り時点で第２読出し要求レジスタ３４
０が“１”にセツトされる。第２読出し要求レジ
スタ３４０の出力信号、すなわち第５図ｂの２０
または２８に示す読出し要求信号は、並列ロード
信号生成回路３５０に出力される。並列ロード信
号生成回路３５０は、後述する第１の読出し要求
レジスタ３２０の出力が“０”であり、第２読出
し要求信号が“１”になつたとき、並列ロード信
号POを並−直列変換回路１５０に出力する。並
−直列変換回路１５０はこの並列ロード信号PO
が入力されると、出力レジスタ１４０の内容を記
憶し、次のデータ出力に備える。一方並列ロード
信号生成回路３５０は上記並列ロード信号POを
極く短時間遅延させた第２の出力信号をも出力し
て、第２読出し要求レジスタ３４０をリセツトす
ると同時に第１読出し要求レジスタ３２０を
“１”にセツトする。並列ロード信号POを同図ｂ
の２１または２９に示す。上記第１読出し要求レ
ジスタ３２０の出力、第１読出し要求信号はメモ
リ制御回路４００に入力される。メモリ制御回路
４００はこの第１読出し要求信号の入力に伴なつ
て読出し動作を開始し、データを記憶回路１３０
から読み出すと同時に、読出されたデータをロー
ド信号DLによつて出力レジスタ１４０に記憶さ
せる。またロード信号DLは読出し要求リセツト
回路３３０に入力されている。読出し要求リセツ
ト回路３３０は出力レジスタ１４０にデータが記
憶されたことをロード信号DLから検出し、第１
読出し要求レジスタ３２０をリセツトする。第１
読出し要求信号、メモリ制御回路４００の読出し
指令信号を各メモリユニツトについてそれぞれ同
図ｂの２２，２３および３０，３１に示し、第１
メモリユニツトのロード信号DLを同図ｂの２４
に示し、また並−直列変換回路１５０、出力レジ
スタ１４０へのデータ記憶タイミングを同図ｂの
２５，２６に示す。

以上の動作について完了する読出し動作におい
ては、書込動作時と全く同様に、並−直列変換回
路１５０のデータを全部出力した時点（例えば第
５図ｂの１９に示すt₁）に、次の新しいデータが
並−直列変換回路１５０に記憶されるので、この
新しいデータが出力され、さらに次のデータの出
力開始時点（t₂）迄に出力レジスタ１４０にデー
タが読出されればよい。この区間（t₁からt₂）は
1.5メモリ動作周期以上にある。一方読出し動作
は1.5メモリ動作周期以内（t₁から）に完了する
からどのような出力クロツクOREQに対しても追
従できることになる。

また上述の第三の実施例について説明の都合上
ｒ＝２，ｍ＝８としたが、任意のｒ，ｍについて
も同様に行ないうることは上記説明から明らかで
ある。特にｒ＝２とそれ以上で異なるのは第１の
入力、出力クロツク分周回路５１０，６１０、第
２の入力、出力クロツク分周回路５２０，６２０
の分周比が変わることと、出力データ多重回路６
３０が読出しユニツト切替信号に応じて、各メモ
リユニツト出力信号を切替て出力することであ
る。また、メモリ制御回路４００のタイミング回
路は各メモリユニツトで共有することも可能であ
る。

本発明によれば、制御回路も記憶回路の動作さ
せるために必要な書込／読出し信号、アドレス信
号等の他に非同期データを同期化させるための若
干のタイミング回路のみが必要であり、極めて簡
略な構成であり、しかも並列ｎビツト入力に対し
て記憶モジユールをｎ個並列動作させればよいか
ら、前述したような待ち合せ回路も不要となり、
バツフアメモリの構成を簡略化できる。さらに書
込／読出し動作サイクルが全く周期的であるた
め、検査・保持等が容易になる他、空いている読
出し動作サイクルを記憶素子のリフレツシユ動作
に使うことが可能で、入出力データ速度は０〜
ｃの間で任意に選ぶことができるという多くの利
点をもたらす。

【図面の簡単な説明】

第１図はフレーム間符号化方式について説明す
るための図である。１はＡ／Ｄ変換器、２，８は
フレームメモリ、３は符号器、４は復号器、５，
６はバツフアメモリ、７は復号器、９はＤ／Ａ変
換器。 第２図ａは本発明に係るバツフアメモリの基本
的構成を示す図である。１００_１，１００_２，…
…１００_oは記憶モジユール、２００は入力制御
回路、３００は出力制御回路、４００はメモリ制
御回路。 同図ｂは記憶モジユール１００の詳細構成図で
ある。１１０は直−並列変換回路、１２０は入力
レジスタ、１３０は記憶回路、１４０は出力レジ
スタ、１５０は並−直列変換回路。 同図ｃは記憶回路１３０の構成を説明するため
の図である。 同図ｄはメモリ制御回路４００の詳細な構成
図、同図ｅはその動作タイムチヤートである。４
１０はタイミング回路、４２１は書込指令レジス
タ、４２２は書込列計数器、４２３は書込アドレ
ス計数器、４２４は書込列信号タイミングゲート
回路、４２５は書込信号ゲート回路、４３１は読
出し指令レジスタ、４３２は読出し列計数器、４
３３は読出しアドレス計数器、４３４は読出し列
信号タイミングデータ回路、４３５は読出し列信
号ゲート回路、４４０はアドレス切替回路、４４
１は列選択信号論理回路、４４２は書込制御ゲー
ト回路、４４３は読出し制御ゲート回路。 第３図ａは本発明に係るバツフアメモリの第一
の実施例を示し、同図ｂはその動作タイムチヤー
トを示す。２００は入力制御回路、２１０は入力
クロツク分周回路、２２０は書込要求レジスタ、
２３０は書込要求リセツト回路、３００は出力制
御回路、３１０は出力クロツク分周回路、３２０
は読出し要求レジスタ、３３０は読出し要求リセ
ツト回路、４００はメモリ制御回路。 第４図ａは本発明に係るバツフアメモリの第二
の実施例を示し、同図ｂはその動作タイムチヤー
トを示す。２００′は入力制御回路、２４０は第
２書込要求レジスタ、２５０は第２入力レジスタ
クロツク生成回路、３００′は出力制御回路、３
４０は第２読出し要求レジスタ、３５０は第２ロ
ード信号生成回路。 第５図ａは本発明に係るバツフアメモリの第三
の実施例を示し、同図ｂは動作タイムチヤートを
示す。５００_１，５００_２はメモリユニツト、２
００″は入力制御回路、２４０は第２書込要求レ
ジスタ、２５０は入力レジスタクロツク生回路、
２６０は入力クロツクゲート回路、３００′は出
力制御回路、３４０は第２読出し要求レジスタ、
３５０は並列ロード信号生成回路、３６０は出力
クロツクゲート回路、５１０は第１入力クロツク
分周回路、５２０は第２入力クロツク分周回路、
６１０は第１出力クロツク分周回路、６２０は第
２出力クロツク分周回路、６３０は出力データ多
重回路。

Claims (1)

1. 【特許請求の範囲】 １ 主クロツク周波数をｃとし、書込み／読出
   し動作サイクルを共に含む周期的なメモリ動作サ
   イクルの動作周波数ｍがｃ／ｍ（ｍは正の整
   数）である記憶素子Ｐ×Ｑ個（Ｐ，Ｑは正の整
   数）をもつ記憶回路と、該主クロツク周波数ｃ
   より低いデータ速度の直列の入力データをＰビツ
   トごとに並列データに変換する直−並列変換回路
   と、該直−並列変換回路の出力を一時記憶して該
   記憶回路へＰビツトごとにデータを受渡す入力レ
   ジスタと、該記憶回路の出力を一時記憶する出力
   レジスタと、該出力レジスタの出力を受けてＰビ
   ツトごとに直列の出力データに変換する並−直列
   変換回路とを備えた記憶モジユールをｎビツト
   （ｎは正の整数）の入出力データに対応してｎ個
   設け、該入力データに同期して入力される入力ク
   ロツクをＰ分周する入力分周回路を含み該直−並
   列変換回路と該入力レジスタを制御する入力制御
   回路と、出力データに同期して入力される出力ク
   ロツクをＰ分周する出力分周回路を含み該並−直
   列変換回路と該出力レジスタを制御する出力制御
   回路とを設け、さらに該入力レジスタにデータが
   入力されたとき、および該出力レジスタのデータ
   が空になつたとき所定のメモリ動作サイクルにお
   いて該記憶回路の書込／読出しを行なう制御回路
   を設けた画像符号化用バツフアメモリ。 ２ 特許請求の範囲１のバツフアメモリにおい
   て、各該記憶モジユールの並列展開数ＰをＤ≧
   1.5×ｍとし、該入力分周回路の出力で該直−並
   列変換回路のデータを該入力レジスタに移し、該
   出力分周回路の出力で該出力レジスタのデータを
   該並−直列変換回路に移すようにしたことを特徴
   とする画像符号化用バツフアメモリ。 ３ 特許請求の範囲１のバツフアメモリにおい
   て、該各記憶モジユールの並列展開数ＰをＰ＝ｍ
   とし、さらに該入力レジスタおよび該出力レジス
   タを夫々２段として、初段の入力レジスタは該入
   力分周回路の出力で該直−並列変換回路のデータ
   を記憶し、次段の入力レジスタは該初段の入力レ
   ジスタにデータがあるとき、メモリ動作サイクル
   に同期した信号によつて該データを記憶し、初段
   の出力レジスタは該記憶回路から読出されたデー
   タを記憶し、次段の出力レジスタは記憶している
   データを該並−直列変換回路に移した後、該初段
   の出力のレジスタに次のデータが記憶されている
   とき、該データを記憶し、該出力分周回路の出力
   で該次段出力レジスタのデータを該並−直列変換
   回路に移すようにしたことを特徴とする画像符号
   化用バツフアメモリ。