JPS61226849A - 共有バツフア制御方式 - Google Patents
共有バツフア制御方式Info
- Publication number
- JPS61226849A JPS61226849A JP60067304A JP6730485A JPS61226849A JP S61226849 A JPS61226849 A JP S61226849A JP 60067304 A JP60067304 A JP 60067304A JP 6730485 A JP6730485 A JP 6730485A JP S61226849 A JPS61226849 A JP S61226849A
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- JP
- Japan
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- microprocessor
- signal
- main body
- central processing
- flop
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＳＲＡＭを共有バッファとして使用する入出
力アタッチメントにおいて、ＤＲＡＭにプログラム・ダ
ウン゛・ロードする際、中央処理装置の制御によりＳＲ
ＡＭにプログラムを格納した後、ＳＲＡＭ内のプログラ
ムを実行させ、自分自身をＤＲＡＭにコピーさせ、しか
゛る後にＤＲＡＭ内のプログラムに制御を渡すようにし
たものである。
力アタッチメントにおいて、ＤＲＡＭにプログラム・ダ
ウン゛・ロードする際、中央処理装置の制御によりＳＲ
ＡＭにプログラムを格納した後、ＳＲＡＭ内のプログラ
ムを実行させ、自分自身をＤＲＡＭにコピーさせ、しか
゛る後にＤＲＡＭ内のプログラムに制御を渡すようにし
たものである。
共有バッファとして使用されるスタティックＲＡＭと、
プログラムを格納するダイナミックＲＡＭとを持つ入出
力アタッチメントにおいて、本体側からプログラムをダ
ウン・ロードする際、プログラムをスタティックＲＡＭ
に一旦格納し、しかる後にスタティックＲＡＭのプログ
ラムをダイナミックＲＡＭにコピーするようにした共有
バッファ制御方式である。
プログラムを格納するダイナミックＲＡＭとを持つ入出
力アタッチメントにおいて、本体側からプログラムをダ
ウン・ロードする際、プログラムをスタティックＲＡＭ
に一旦格納し、しかる後にスタティックＲＡＭのプログ
ラムをダイナミックＲＡＭにコピーするようにした共有
バッファ制御方式である。
第３図は従来の入出力アタッチメント（入出力制御装置
に相当する）の１例の概要を示す図である。第３図にお
いて、１はマイクロプロセッサ、２はＳＲＡＭ （スタ
ティックＲＡＭ） 、３はＤＲＡＭ（ダイナミックＲＡ
Ｍ） 、４はＲＯＭ、５は選択回路をそれぞれ示してい
る。ＳＲＡＭ３は共有バッファとして使用されるもので
あって、入出力装置へ送るべきデータや入出力装置から
のデータ、マイクロプロセッサが本体系の中央処理装置
に送るべきデータ等が一時的に格納される。ＤＲＡＭ３
にはマイクロプロセッサが実行するプログラムが格納さ
れる。ＲＯＭ４には、プログラム・ダウン・ローダが格
納される。中央処理装置からプログラムをダウン・ロー
ドする場合、中央処理装置はＳＲＡＭ２にプログラムを
格納し、しかる後にＲＯＭｄ内のプログラム・ダウン・
ローダを起動する。そうすると、プログラム・ダウン・
ローダの実行により、ＳＲＡＭＺ内のプログラムがＤＲ
ＡＭ３にコピーされる。
に相当する）の１例の概要を示す図である。第３図にお
いて、１はマイクロプロセッサ、２はＳＲＡＭ （スタ
ティックＲＡＭ） 、３はＤＲＡＭ（ダイナミックＲＡ
Ｍ） 、４はＲＯＭ、５は選択回路をそれぞれ示してい
る。ＳＲＡＭ３は共有バッファとして使用されるもので
あって、入出力装置へ送るべきデータや入出力装置から
のデータ、マイクロプロセッサが本体系の中央処理装置
に送るべきデータ等が一時的に格納される。ＤＲＡＭ３
にはマイクロプロセッサが実行するプログラムが格納さ
れる。ＲＯＭ４には、プログラム・ダウン・ローダが格
納される。中央処理装置からプログラムをダウン・ロー
ドする場合、中央処理装置はＳＲＡＭ２にプログラムを
格納し、しかる後にＲＯＭｄ内のプログラム・ダウン・
ローダを起動する。そうすると、プログラム・ダウン・
ローダの実行により、ＳＲＡＭＺ内のプログラムがＤＲ
ＡＭ３にコピーされる。
第４図は従来の入出力アタッチメントの他側の概要を示
す図である。第４図において、第３図と同一符号は同一
物を示している。第４図のものにおいては、本体側の中
央処理装置がＤＲＡＭ３にプログラムを直接書き込む。
す図である。第４図において、第３図と同一符号は同一
物を示している。第４図のものにおいては、本体側の中
央処理装置がＤＲＡＭ３にプログラムを直接書き込む。
このＤＲＡＭの中には、プログラム格納領域と共有バッ
ファとが存在する。
ファとが存在する。
第３図の従来例はハードウェア量が大きくなると言う欠
点がある。また、第４図の従来例は、ＤＲＡＭ３に対す
るマイクロプロセッサ１からのアクセスと、本体側の中
央処理装置のアクセスとが競合するため、本体側の中央
処理装置が入出力アタッチメントにアクセスする時間が
長くなるという欠点がある。
点がある。また、第４図の従来例は、ＤＲＡＭ３に対す
るマイクロプロセッサ１からのアクセスと、本体側の中
央処理装置のアクセスとが競合するため、本体側の中央
処理装置が入出力アタッチメントにアクセスする時間が
長くなるという欠点がある。
本発明は、上記の考察に基づくものであって、ハードウ
ェア量を少なく出来ると共に、本体側の中央処理装置が
入出力アタツチメントの共有バッファにアクセスする時
間を短く出来るようにした共有バッファ制御方式を提供
することを目的としている。
ェア量を少なく出来ると共に、本体側の中央処理装置が
入出力アタツチメントの共有バッファにアクセスする時
間を短く出来るようにした共有バッファ制御方式を提供
することを目的としている。
そしてそのため本発明の共有バッファ制御方式は、共存
バッファとして使用されるスタティックＲＡＭ、プログ
ラムを格納するダイナミックＲＡＭ及び通常時は上記ダ
イナミックＲＡＭのプログラムを実行するマイクロプロ
セッサを持つ入出力アタッチメント、並びに本体側の中
央処理装置を具備し、且つ上記スタティックＲＡＭが第
１の選択回路を介して上記マイクロプロセッサと中央処
理装置とに接続された計算機システムにおける共通バッ
ファ制御方式であって、上記マイクロプロセッサをリセ
ットするためのリセット・フリップ・フロップ、マイク
ロプロセッサに接続されたアドレス・バス上のアドレス
情報をデコードするデコーダ、該デコーダの第１の出力
線上の信号及び第２の出力線上の信号が入力される第２
の選択回路、該第２の選択回路に何れの信号を出力すべ
きかを指示するアドレス切換フリップ・フロップ、本体
側からのスタティックＲＡＭ選択信号及び上記第２の選
択回路の出力をイネーブル信号として上記スタティック
ＲＡＭに送る手段を存し、且つ上記本体側の中央処理装
置が上記リセット・フリップ・フロップを制御出来ると
共に、上記マイクロプロセッサが上記アドレス切換フリ
ップ・フロップを制御できるように構成されていること
を特徴とするものである。
バッファとして使用されるスタティックＲＡＭ、プログ
ラムを格納するダイナミックＲＡＭ及び通常時は上記ダ
イナミックＲＡＭのプログラムを実行するマイクロプロ
セッサを持つ入出力アタッチメント、並びに本体側の中
央処理装置を具備し、且つ上記スタティックＲＡＭが第
１の選択回路を介して上記マイクロプロセッサと中央処
理装置とに接続された計算機システムにおける共通バッ
ファ制御方式であって、上記マイクロプロセッサをリセ
ットするためのリセット・フリップ・フロップ、マイク
ロプロセッサに接続されたアドレス・バス上のアドレス
情報をデコードするデコーダ、該デコーダの第１の出力
線上の信号及び第２の出力線上の信号が入力される第２
の選択回路、該第２の選択回路に何れの信号を出力すべ
きかを指示するアドレス切換フリップ・フロップ、本体
側からのスタティックＲＡＭ選択信号及び上記第２の選
択回路の出力をイネーブル信号として上記スタティック
ＲＡＭに送る手段を存し、且つ上記本体側の中央処理装
置が上記リセット・フリップ・フロップを制御出来ると
共に、上記マイクロプロセッサが上記アドレス切換フリ
ップ・フロップを制御できるように構成されていること
を特徴とするものである。
以下、本発明を実施例を参照しつつ説明する。
第１図は本発明の１実施例のブロック図である。
第１図において、１１はマイクロプロセッサ、１２はＳ
ＲＡＭ、１３はＤＲＡＭ、１４はリセット・フリップ・
フロップ、１５は選択回路、１６はＯＲ回路、１７はア
ドレス・デコーダ、１８はアドレス切換フリップ・フロ
ップ、ＡＤはアドレス・バスをそれぞれ示している。マ
イクロプロセッサ１１は、通常時はＤＲＡＭ１３に格納
されているプログラムを実行するものである。ＳＲＡＭ
Ｉ２は通常時は共有バッファとして使用され、マイクロ
プロセッサ１１及び本体側の中央処理装置によってアク
セスされるると共に、入出力装置へのデータ及び入出力
装置からのデータが一時的に格納される。リセット・フ
リップ・フロップ１４は。
ＲＡＭ、１３はＤＲＡＭ、１４はリセット・フリップ・
フロップ、１５は選択回路、１６はＯＲ回路、１７はア
ドレス・デコーダ、１８はアドレス切換フリップ・フロ
ップ、ＡＤはアドレス・バスをそれぞれ示している。マ
イクロプロセッサ１１は、通常時はＤＲＡＭ１３に格納
されているプログラムを実行するものである。ＳＲＡＭ
Ｉ２は通常時は共有バッファとして使用され、マイクロ
プロセッサ１１及び本体側の中央処理装置によってアク
セスされるると共に、入出力装置へのデータ及び入出力
装置からのデータが一時的に格納される。リセット・フ
リップ・フロップ１４は。
本体側の中央処理装置によりオン／オフされ、オンされ
ると、マイクロプロセッサ１１はリセットされ、停止す
る。選択回路１５は、マイクロプロセッサ１１からのア
クセス要求及び本体側の中央処理装置からのアクセス要
求を選択し、選択した方のアドレス情報をＳＲＡＭ１２
に送るものである。ＯＲ回路１６は、本体側からのイネ
ーブル信号または選択回路１９からのイネーブル信号を
ＳＲＡＭ１２に送るものである。第２図はデコーダ１７
を説明するものである。デコーダ１７は、アドレス・バ
スＡＤ上のアドレス情報がｒｏ ｏ ｏ 。
ると、マイクロプロセッサ１１はリセットされ、停止す
る。選択回路１５は、マイクロプロセッサ１１からのア
クセス要求及び本体側の中央処理装置からのアクセス要
求を選択し、選択した方のアドレス情報をＳＲＡＭ１２
に送るものである。ＯＲ回路１６は、本体側からのイネ
ーブル信号または選択回路１９からのイネーブル信号を
ＳＲＡＭ１２に送るものである。第２図はデコーダ１７
を説明するものである。デコーダ１７は、アドレス・バ
スＡＤ上のアドレス情報がｒｏ ｏ ｏ 。
Ｏ」ないしｒ７ＦＦＦＦＪである場合には■にオンの出
力を生じ、アドレス・バスＡＤ上のアドレス情報がｒ８
００００Ｊないしｒ８０３ＦＦ」である場合には■にオ
ンの出力を生じ、アドレス・バスＡＤ上のアドレス情報
がｒＦＦｃＯＯＪないしｒＦＦＦＦＦＪである場合には
■にオンの出力を生じる。選択回路１９は、アドレス切
換フリップ・フロップ１８がオフの状態の時は■の出力
を選択し、アドレス切換フリップ・フリップ１８がオン
の状態の時は■の出力を選択する。アドレス切換フリッ
プ・フリップ１８の状態はマイクロプロセッサ１１によ
って制御可能であり、また、リセット・フリップ・フロ
ップ１４がオンされた時にオフされる。なお、マイクロ
プロセッサ１１はリセット解除直後はｒＦＦＦｃＯＪが
ら命令を実行する。
力を生じ、アドレス・バスＡＤ上のアドレス情報がｒ８
００００Ｊないしｒ８０３ＦＦ」である場合には■にオ
ンの出力を生じ、アドレス・バスＡＤ上のアドレス情報
がｒＦＦｃＯＯＪないしｒＦＦＦＦＦＪである場合には
■にオンの出力を生じる。選択回路１９は、アドレス切
換フリップ・フロップ１８がオフの状態の時は■の出力
を選択し、アドレス切換フリップ・フリップ１８がオン
の状態の時は■の出力を選択する。アドレス切換フリッ
プ・フリップ１８の状態はマイクロプロセッサ１１によ
って制御可能であり、また、リセット・フリップ・フロ
ップ１４がオンされた時にオフされる。なお、マイクロ
プロセッサ１１はリセット解除直後はｒＦＦＦｃＯＪが
ら命令を実行する。
プログラムを入出力アタッチメントにダウン・ロードす
る場合、本体側の中央処理装置は、リセット・フリップ
・フロップ１４をセットし、しかる後にＳＲＡＭ１２の
ｒＦＦｃＯＯＪ番地ないしｒＦＦＦＦＦＪ番地にプログ
ラムを格納する。なお、この時はアドレス切換フリップ
・フロップ１８はオフ状態にあるものとする。プログラ
ムをＳＲＡＭ１２に格納した後、本体側の中央処理装置
はリセット・フリップ・フロップ１４をリセットする。
る場合、本体側の中央処理装置は、リセット・フリップ
・フロップ１４をセットし、しかる後にＳＲＡＭ１２の
ｒＦＦｃＯＯＪ番地ないしｒＦＦＦＦＦＪ番地にプログ
ラムを格納する。なお、この時はアドレス切換フリップ
・フロップ１８はオフ状態にあるものとする。プログラ
ムをＳＲＡＭ１２に格納した後、本体側の中央処理装置
はリセット・フリップ・フロップ１４をリセットする。
そうすると、マイクロプロセッサ１１は「ＦＦＦＣＯＪ
から命令を実行し、ＳＲＡＭ１２に格納されているプロ
グラムをＤＲＡＭ１３にコピーし、しかる後に命令で以
てアドレス切換フリップ・フロップ１８をオン状態にす
る。アドレス切換フリップ・フロップ１８がオン状態に
なると、アドレス・バスＡＤ上のアドレス情報が「８０
０００」番地ないしｒ８０３ＦＦＪ番地を指定している
時にＳＲＡＭイネーブル信号がオンとなる。
から命令を実行し、ＳＲＡＭ１２に格納されているプロ
グラムをＤＲＡＭ１３にコピーし、しかる後に命令で以
てアドレス切換フリップ・フロップ１８をオン状態にす
る。アドレス切換フリップ・フロップ１８がオン状態に
なると、アドレス・バスＡＤ上のアドレス情報が「８０
０００」番地ないしｒ８０３ＦＦＪ番地を指定している
時にＳＲＡＭイネーブル信号がオンとなる。
ｒ８００００Ｊ番地ないしｒ８０３ＦＦＪ番地は共有バ
ッファとして使用される。勿論、ｒＦＦＣｏｏ」番地な
いしｒＦ Ｆ Ｆ Ｆ ＦＪ番地は作業領域として使用
可能である。
ッファとして使用される。勿論、ｒＦＦＣｏｏ」番地な
いしｒＦ Ｆ Ｆ Ｆ ＦＪ番地は作業領域として使用
可能である。
以上の説明から明らかなように、本発明によれば、プロ
グラム・ダウン・ロード機能を持ち、しかも本体側から
のがアクセス時間の短い入出力アタッチメントを少ない
ハードウェア量で実現することが出来る。
グラム・ダウン・ロード機能を持ち、しかも本体側から
のがアクセス時間の短い入出力アタッチメントを少ない
ハードウェア量で実現することが出来る。
第１図は本発明の１実施例のブロック図、第２図はデコ
ーダ１７を説明する図、第３図は従来の入出力アタッチ
メントの１例の概要を示す図、第４図は従来の入出力ア
タッチメントの他側の概要を示す図である。 １１・・・マイクロプロセッサ、１２・・・ＳＲＡＭ。 １３・・・ＤＲＡＭ、、１４・・・リセットフリップ・
フロップ、１５・・・選択回路、１６・・・ＯＲ回路、
１７・・・アドレス・デコーダ、１８・・・アドレス切
換フリップ・フリップ、ＡＤ・・・アドレス・バス。 第１図 第２図 第３図 第斗図
ーダ１７を説明する図、第３図は従来の入出力アタッチ
メントの１例の概要を示す図、第４図は従来の入出力ア
タッチメントの他側の概要を示す図である。 １１・・・マイクロプロセッサ、１２・・・ＳＲＡＭ。 １３・・・ＤＲＡＭ、、１４・・・リセットフリップ・
フロップ、１５・・・選択回路、１６・・・ＯＲ回路、
１７・・・アドレス・デコーダ、１８・・・アドレス切
換フリップ・フリップ、ＡＤ・・・アドレス・バス。 第１図 第２図 第３図 第斗図
Claims (1)
- 共有バッファとして使用されるスタティックＲＡＭ、プ
ログラムを格納するダイナミックＲＡＭ及び通常時は上
記ダイナミックＲＡＭのプログラムを実行するマイクロ
プロセッサを持つ入出力アタッチメント、並びに本体側
の中央処理装置を具備し、且つ上記スタティックＲＡＭ
が第１の選択回路を介して上記マイクロプロセッサと中
央処理装置とに接続された計算機システムにおける共通
バッファ制御方式であって、上記マイクロプロセッサを
リセットするためのリセット・フリップ・フロップ、マ
イクロプロセッサに接続されたアドレス・バス上のアド
レス情報をデコードするデコーダ、該デコーダの第１の
出力線上の信号及び第２の出力線上の信号が入力される
第２の選択回路、該第２の選択回路に何れの信号を出力
すべきかを指示するアドレス切換フリップ・フロップ、
本体側からのスタティックＲＡＭ選択信号及び上記第２
の選択回路の出力をイネーブル信号として上記スタティ
ックＲＡＭに送る手段を有し、且つ上記本体側の中央処
理装置が上記リセット・フリップ・フロップを制御出来
ると共に、上記マイクロプロセッサが上記アドレス切換
フリップ・フロップを制御できるように構成されている
ことを特徴とする共有バッファ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60067304A JPS61226849A (ja) | 1985-03-30 | 1985-03-30 | 共有バツフア制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60067304A JPS61226849A (ja) | 1985-03-30 | 1985-03-30 | 共有バツフア制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61226849A true JPS61226849A (ja) | 1986-10-08 |
Family
ID=13341132
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60067304A Pending JPS61226849A (ja) | 1985-03-30 | 1985-03-30 | 共有バツフア制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61226849A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01246652A (ja) * | 1988-03-29 | 1989-10-02 | Ricoh Co Ltd | プログラムロード方式 |
-
1985
- 1985-03-30 JP JP60067304A patent/JPS61226849A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01246652A (ja) * | 1988-03-29 | 1989-10-02 | Ricoh Co Ltd | プログラムロード方式 |
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