JPH0812867B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0812867B2 JPH0812867B2 JP59103859A JP10385984A JPH0812867B2 JP H0812867 B2 JPH0812867 B2 JP H0812867B2 JP 59103859 A JP59103859 A JP 59103859A JP 10385984 A JP10385984 A JP 10385984A JP H0812867 B2 JPH0812867 B2 JP H0812867B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- semiconductor
- alloy
- semiconductor layer
- resistance
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/62—Electrodes ohmically coupled to a semiconductor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
- H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
Landscapes
- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置、とくに高抵抗基板上の半導体層
を動作層とする半導体装置に関する。
を動作層とする半導体装置に関する。
高抵抗性基板上に形成された半導体層を動作層とする
半導体装置は素子間分離が容易である点、および素子相
互を接続する配線が高抵抗基板上に形成されるため寄生
容量が小さいという利点があり超高速ディジタル集積回
路として適している。その最も好適な例がガリウム砒素
電界効果トランジスタ（以下GaAs FETと称す）であろ
う。GaAs FETの最も基本的な断面形状を第１図に示す。
図において、11は比抵抗107Ωcmの半絶縁性GaAs基板、1
2はイオン注入法（注入エネルギー70KeV.注入イオン:Si
+,ドース量２×1012cm-2）により形成した厚さa:約1000
Å，キャリア密度n:2×1017cm-3のｎ型GaAs層,13は例え
ばAlよりなるゲート電極、14,15はAuGeを蒸着したあ
と、400℃、１分間の加熱合金化により形成されたオー
ム性接触をなす電極（14:ソース、15:ドレイン）であ
る。全ての半導体装置がそうであるように、GaAs FETに
おいても直列寄生抵抗、（この場合にはソース抵抗RS）
の低減が素子特性の改善の上で不可欠である。このこと
は、FETの相互コンダクタンスgmが、RS＝０のときの値g
m0の1/（１＋gm0RS）になること、すなわち次式が成立
することからも明らかである。
半導体装置は素子間分離が容易である点、および素子相
互を接続する配線が高抵抗基板上に形成されるため寄生
容量が小さいという利点があり超高速ディジタル集積回
路として適している。その最も好適な例がガリウム砒素
電界効果トランジスタ（以下GaAs FETと称す）であろ
う。GaAs FETの最も基本的な断面形状を第１図に示す。
図において、11は比抵抗107Ωcmの半絶縁性GaAs基板、1
2はイオン注入法（注入エネルギー70KeV.注入イオン:Si
+,ドース量２×1012cm-2）により形成した厚さa:約1000
Å，キャリア密度n:2×1017cm-3のｎ型GaAs層,13は例え
ばAlよりなるゲート電極、14,15はAuGeを蒸着したあ
と、400℃、１分間の加熱合金化により形成されたオー
ム性接触をなす電極（14:ソース、15:ドレイン）であ
る。全ての半導体装置がそうであるように、GaAs FETに
おいても直列寄生抵抗、（この場合にはソース抵抗RS）
の低減が素子特性の改善の上で不可欠である。このこと
は、FETの相互コンダクタンスgmが、RS＝０のときの値g
m0の1/（１＋gm0RS）になること、すなわち次式が成立
することからも明らかである。
このようにRSの低減化はgmの改善、すなわちFET特性
の改善の上で不可欠であるにも拘らず、従来はそれに対
する対策として、ソース・ゲート間の距離の短縮と接触
比抵抗ρＣの低減しか活用されておらず、オーム性接触
の合金化層（アロイ層）の深さの最適化については何ら
注意を払われていなかった。
の改善の上で不可欠であるにも拘らず、従来はそれに対
する対策として、ソース・ゲート間の距離の短縮と接触
比抵抗ρＣの低減しか活用されておらず、オーム性接触
の合金化層（アロイ層）の深さの最適化については何ら
注意を払われていなかった。
本発明は従来の半導体装置における上記の如き欠点に
鑑みてなされたものでありその目的はオーミック接触部
寄生抵抗の小さい半導体装置を提供することにある。
鑑みてなされたものでありその目的はオーミック接触部
寄生抵抗の小さい半導体装置を提供することにある。
本発明は、高抵抗性基板上の半導体動作層に少なくと
もオーム性接触をなす電極、とくに電極金属と半導体と
の加熱合金化により形成された合金層を有するオーム性
電極を設けてなる半導体装置において、前記半導体層の
厚みを2000Å以下に設定し、前記合金層と高抵抗基板と
の間に250Å以上の半導体層を残存せしめたことを特徴
とする半導体装置である。
もオーム性接触をなす電極、とくに電極金属と半導体と
の加熱合金化により形成された合金層を有するオーム性
電極を設けてなる半導体装置において、前記半導体層の
厚みを2000Å以下に設定し、前記合金層と高抵抗基板と
の間に250Å以上の半導体層を残存せしめたことを特徴
とする半導体装置である。
次に、本発明の原理を簡単に説明する。一般に半導体
結晶へのオーム性接触はドーパントとしての不純物を含
んだ金属と半導体との加熱合金化反応により形成される
ものであり、例えば第１図のGaAs FETの場合には、GaAs
結晶表面にGeを含んだAu膜を形成したあと、約400℃で
熱処理（アロイ）することにより形成している。この際
GaAs結晶中にはｎ型ドーパントであるGeを大量に含んだ
N+層（合金層）がある一定の深さまで形成される。この
ような合金層の深さは、従来の素子、例えばマイクロ波
用GaAs FETの場合には動作層（半導体層）の厚みに比べ
て無視できる程度であったが、冒頭に記した超高速ディ
ジタル集積回路に用いるGaAs FETにおいては動作層の厚
みが薄い（例えば第１図の場合には1000Å）ため、合金
層の深さは動作層の厚みに対して無視できなくなる。発
明者はこの合金層の深さ（厚み）をどの程度に設定すれ
ばよいか第２図のモデルを用いて計算した。図におい
て、20は半導体層、21はオーム性金属（例えばAu,Ge,N
i）、22は合金層（N+層）である。寄生抵抗RSは、合金
層22に横方向から垂直に入る部分の抵抗R1と合金層22の
下方から廻り込む部分の抵抗R2とよりなりそれらは各々
次式で求められる。
結晶へのオーム性接触はドーパントとしての不純物を含
んだ金属と半導体との加熱合金化反応により形成される
ものであり、例えば第１図のGaAs FETの場合には、GaAs
結晶表面にGeを含んだAu膜を形成したあと、約400℃で
熱処理（アロイ）することにより形成している。この際
GaAs結晶中にはｎ型ドーパントであるGeを大量に含んだ
N+層（合金層）がある一定の深さまで形成される。この
ような合金層の深さは、従来の素子、例えばマイクロ波
用GaAs FETの場合には動作層（半導体層）の厚みに比べ
て無視できる程度であったが、冒頭に記した超高速ディ
ジタル集積回路に用いるGaAs FETにおいては動作層の厚
みが薄い（例えば第１図の場合には1000Å）ため、合金
層の深さは動作層の厚みに対して無視できなくなる。発
明者はこの合金層の深さ（厚み）をどの程度に設定すれ
ばよいか第２図のモデルを用いて計算した。図におい
て、20は半導体層、21はオーム性金属（例えばAu,Ge,N
i）、22は合金層（N+層）である。寄生抵抗RSは、合金
層22に横方向から垂直に入る部分の抵抗R1と合金層22の
下方から廻り込む部分の抵抗R2とよりなりそれらは各々
次式で求められる。
ここでｗは電極幅、n,μは半導体層のキャリア密度、
電子移動度である。なお、式（４）は通常の伝送線路モ
デルを用いて求めている。計算結果の１例を第３図に示
す。第３図はａ＝500Å、1000Å、2000Åの各場合につ
いて、t1とRSとの関係を示したもの（ρｃ＝10-6Ωc
m2）であり図中斜線の領域はａ−t12250Åの領域、すな
わち合金層22の下方に残っている半導体層20の厚みt2が
250Å以上の領域を示している。図よりRSを十分小さく
するためには、t2を250Å以上にすべきであることが解
り、これが本発明の背景となっている。なお、本発明
（第３図でも）においてはａは2000Åまでしか考えてい
ないが、ａ＞2000Åになると、t2250Åの場合でもRS
は十分小さくなり本発明を適用しなくても寄生抵抗の低
減が成されるためである。また第３図はρｃが10-6Ω・
cm2の場合であり、かつ半導体層の比抵抗1/（ｅ・ｎ・
μ）が0.01Ω・cmの場合であるが、ρｃがこの値（10-6
Ω・cm2）以上でかつ比抵抗が0.01Ω・cm以下の場合に
も同様にt2≧250オングストロームとすることが必要で
ある。
電子移動度である。なお、式（４）は通常の伝送線路モ
デルを用いて求めている。計算結果の１例を第３図に示
す。第３図はａ＝500Å、1000Å、2000Åの各場合につ
いて、t1とRSとの関係を示したもの（ρｃ＝10-6Ωc
m2）であり図中斜線の領域はａ−t12250Åの領域、すな
わち合金層22の下方に残っている半導体層20の厚みt2が
250Å以上の領域を示している。図よりRSを十分小さく
するためには、t2を250Å以上にすべきであることが解
り、これが本発明の背景となっている。なお、本発明
（第３図でも）においてはａは2000Åまでしか考えてい
ないが、ａ＞2000Åになると、t2250Åの場合でもRS
は十分小さくなり本発明を適用しなくても寄生抵抗の低
減が成されるためである。また第３図はρｃが10-6Ω・
cm2の場合であり、かつ半導体層の比抵抗1/（ｅ・ｎ・
μ）が0.01Ω・cmの場合であるが、ρｃがこの値（10-6
Ω・cm2）以上でかつ比抵抗が0.01Ω・cm以下の場合に
も同様にt2≧250オングストロームとすることが必要で
ある。
次に本発明による半導体装置の実施例をGaAs FETの場
合を例にとって説明する。第４図は本発明の実施例を説
明するための図であり、11乃至15は第１図に示す構成部
分と同じである。同一番号を付して説明を省略する。41
は合金層を概念的に示している。このGaAs FETにおいて
は動作層厚みａが1000Åであるために、合金層41の厚み
t1は750Å以下に設定してある。合金層41の厚みの設定
は、蒸着するAuGeの膜厚とアロイ方法（アロイ時間）に
主として依存するものでありt1を500ÅにするためにはA
uGeを1200Å、アロイ時間:1分間（アロイ温度420℃）が
適当であり、更に薄く、例えば300ÅにするにはAuGe厚
みは600Å、アロイ法として短時間アニール（フラッシ
ュアニール）等を適用するのが効果的である。
合を例にとって説明する。第４図は本発明の実施例を説
明するための図であり、11乃至15は第１図に示す構成部
分と同じである。同一番号を付して説明を省略する。41
は合金層を概念的に示している。このGaAs FETにおいて
は動作層厚みａが1000Åであるために、合金層41の厚み
t1は750Å以下に設定してある。合金層41の厚みの設定
は、蒸着するAuGeの膜厚とアロイ方法（アロイ時間）に
主として依存するものでありt1を500ÅにするためにはA
uGeを1200Å、アロイ時間:1分間（アロイ温度420℃）が
適当であり、更に薄く、例えば300ÅにするにはAuGe厚
みは600Å、アロイ法として短時間アニール（フラッシ
ュアニール）等を適用するのが効果的である。
以上のように合金層の厚みを規制して合金層と高抵抗
基板との間に250Å以上の半導体層を残存させることに
より従来の如く合金層を半導体層を貫通するごとく設定
した場合に比べRSは約1/2に低減され、gmも約30％改善
することができる効果を有するものである。
基板との間に250Å以上の半導体層を残存させることに
より従来の如く合金層を半導体層を貫通するごとく設定
した場合に比べRSは約1/2に低減され、gmも約30％改善
することができる効果を有するものである。
第１図は従来の半導体装置を略示的に示す断面図、第２
図は本発明による半導体装置の原理の説明、第３図は半
導体層の厚みと寄生抵抗との関係を示す図、第４図は本
発明の実施例を略示的に示す断面図である。 11……半絶縁性GaAs基板、12……ｎ型GaAs半導体層、13
……ゲート電極、14……ソース電極、15……ドレイン電
極、21……オーム性電極、22……合金層（N+層）、41…
…合金層。
図は本発明による半導体装置の原理の説明、第３図は半
導体層の厚みと寄生抵抗との関係を示す図、第４図は本
発明の実施例を略示的に示す断面図である。 11……半絶縁性GaAs基板、12……ｎ型GaAs半導体層、13
……ゲート電極、14……ソース電極、15……ドレイン電
極、21……オーム性電極、22……合金層（N+層）、41…
…合金層。
Claims (1)
- 【請求項１】高抵抗半導体基板上の半導体動作層上に、
該半導体層とオーム性接触をなし、かつ、該半導体層に
対してドーパントなる不純物を含んだ金属電極と半導体
層との加熱合金化により形成された合金層を有するオー
ム性電極を設けてなる半導体装置であって、該オーム性
電極の半導体層への接触比抵抗が１×10-6Ω・cm2以上
でかつ半導体層の比抵抗が0.01Ω・cm以下であり、前記
半導体動作層の厚みを2000オングストローム以下に設定
し、前記合金層と前記高抵抗半導体基板との間に250オ
ングストローム以上の半導体層を残存せしめたことを特
徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59103859A JPH0812867B2 (ja) | 1984-05-23 | 1984-05-23 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59103859A JPH0812867B2 (ja) | 1984-05-23 | 1984-05-23 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60247976A JPS60247976A (ja) | 1985-12-07 |
| JPH0812867B2 true JPH0812867B2 (ja) | 1996-02-07 |
Family
ID=14365171
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59103859A Expired - Lifetime JPH0812867B2 (ja) | 1984-05-23 | 1984-05-23 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0812867B2 (ja) |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5559781A (en) * | 1978-10-30 | 1980-05-06 | Fujitsu Ltd | Method of fabricating semiconductor device |
| JPS5624979A (en) * | 1979-08-08 | 1981-03-10 | Nec Corp | Field effect transistor |
| JPS5898980A (ja) * | 1981-12-09 | 1983-06-13 | Hitachi Ltd | 半導体装置及びその製法 |
| JPS58134478A (ja) * | 1982-02-04 | 1983-08-10 | Sanyo Electric Co Ltd | 化合物半導体ｆｅｔの製造方法 |
| JPS5979576A (ja) * | 1982-10-29 | 1984-05-08 | Fujitsu Ltd | 電界効果型半導体装置 |
-
1984
- 1984-05-23 JP JP59103859A patent/JPH0812867B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60247976A (ja) | 1985-12-07 |
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