JPS62194543A - マイクロプログラム制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はデータ処理装置におけるマイクロプログラム制
御に関し、特に演算制御のための制御記憶方式に関する
。

（従来の技術） 演算機能を備えたマイクロプログラム制御方式によるプ
ロセサでは、一般にマイクロプログラムの制御を受けて
演算が行われる。上記演算用マイクロプログラムでは、
演算を行った結果に従って次の演算モードが変化するこ
とは公知である。先に実行したマイクロ命令の演算結果
に従い、次に実行する演算が決定される場合、先に実行
された演算命令の後に演算結果を判断する分岐命令を設
けｆｃシ、あるいはハードウェア制御により演算結果に
従ってひとつのマイクロ命令で２つ以上の演算を行わせ
る方式が公知である。

さらに、演算器の出力をロジックアレイに入カシ、ロジ
ックアレイにより次に実行すヘキマイクロ命令を得る方
式が公知である。いっぽう、先に実行される演算が定数
やデータと他のデータとの間で実行される加減算、ある
いは論理演３！１．（ＡＮｒ）、ＯＦｔ、ｇＯＲ，など
）であることに公知である。

従来、この種の定数はマイクロ命令の一部フイールドを
用いｔシ、あるいはマイクロ命令の指定により定数発生
回路から得る方式が公知である。

（発明が解決しようとする問題点） 上述し几従来のマイクロプログラム制御ａｔでは、定数
生成やデータ指定のｔめにマイクロ命令の一部フイール
ドが用いられる九め、マイクロ命令によシ他の機能を実
行させる之めにに、マイクロ命令のビット幅を拡大する
か、あるいはビット幅を増加させないで機能を削減する
必要がある。

本発明の目的は、演Ｘ器の出力を入力できるマイクロ命
令生成手段を設け、演算結果に従って次に実行すべきマ
イクロ命令を発生させ、マイクロ命令を生成している間
にマイクロ命令の読出しを行っていない制御記憶よりマ
イクロ命令の代りに、あらかじめ格納しておいた定数と
データを読出し、演算器に入力することにょυ上記欠点
を除去し、定数またはデータと他のデータとの間で演算
を行い、その結果に従って次のマイクロ命令を決定する
ことができるように構成しｔマイクロプログラム制御装
置を提供することにある。

（問題点を解決するための手段） 本発明によるマイクロプログラム制御装置は制御記憶と
、演算器と、マイクロ命令生成手段と、第１のマルチプ
レクサと、マイクロ命令レジスタと、レジスタと、第２
のマルチプレクサとを具備して構成し念ものである。

制御記憶はマイクロプログラムを格納する念めのもので
あり、演算器はマイクロプログラムによって制御されて
いて、定数まｔはデータと他のデータとの間で演算を実
行する念めのものである。

マイクロ命令生成手段は、演算器の出力と実行中のマイ
クロ命令とを入力して次に実行すべきマイクロ命令を生
成するためのものである。

第１のマルチプレクサは、マイクロ命令生成手段の出力
と制御記憶の出力とを入力して合成する几めのものであ
る。

マイクロ命令レジスタは、第１のマル−ｆ−”レクサの
出力を格納する几めのものである。

対を成す第１および第２のレジスタは、演算器の出力を
格納して、それぞれ直接、および変更を加えて上記演算
器の一対の入力端子に加える之めのものである。

第２のマルチプレクサは、上記第２のレジスタの内容と
制御記憶の内容とを入力して演算器のひとつの入力端子
に加えるためのものである。

（実施例） 次に、本発明について図面を参照して説明する。

第１図は、本発明によるマイクロプログラム制御装置の
一実施例を示すブロック図である。

第１図において、１は制御記憶アドレス生成回路、２は
制御記憶、３は第１のマルチプレクサ、４は第２のマル
チプレクサ、５はマイクロ命令レジスタ、６はマイクロ
命令生成手段、７は演算器、８は第１のレジスタ、９は
第２のレジスタである。

第１図において、マイクロプログラム制御装ｆｌｆｌマ
イクロプログラムを格納する几めの制御記憶１と、マイ
クロプログラムに従って制御記憶アドレスを生成するた
めの制御アドレス生成回路１と、マイクロプログラムに
より制御される演算器７と、演算器７の出力とマイクロ
命令とを入力してマイクロプログラムを生成するための
マイクロ命令生成手段６と、マイクロ命令生成手段６の
出力か、あるいは制［有］記憶２の出力かを選択して出
力するための第１のマルチプレクサ３と、第１のマルチ
プレクサ３の出刃を格納する之めのマイクロ命令レジス
タ５と、演算器７の出力を格納する之めの第１および第
２のレジスタ８．９と、第１および第２のレジスタ８．
９の出力か、あるいは制御記憶２の出力かを選択して出
力するｔめの第２のマルチプレクサ４とから成り、第２
のマルチプレクサ４の出力と第１のレジスタ８の出力と
が演算器７に入力される。

通常、制御記憶２に格納されｔマイクロプログラムは順
次、制御記憶アドレス生成手段１により生成され九制御
アドレスに従って読出され、第１のマルチプレクサ３に
よシ選択されて出力され、マイクロ命令レジスタ５に格
納されて実行される。演算はマイクロプログラムの制御
のもとに行われ、結果に第１および第２のレジスタ８．
９に格納される。

ここで、マイクロ命令レジスタ５にマイクロ命令ａｔ−
セットして次の演算を行うものとする。

すなわち、定数とレジスタ８の内容との間で演算器７に
より減算を行う。減算の結果が正であれば、次に実行す
べきマイクロ命令ｈ−ｕび同様の減算を行う。上記結果
が負であれば、定数と第１のレジスタ８の内容との間で
加算を実行する。

上記動作を実行できるマイクロ命令ａがマイクロ命令レ
ジスタ５に格納されると、マイクロ命令は制御アドレス
生成手段１に入力され、次アドレス人を生成して制御記
憶２をアクセスする。

制御記憶２のアドレスＡＫは定数Ｋがちらがしめ格納さ
れておシ、定数Ｋが読出されて第２のマルチプレクサ４
に入力される。第２のマルチプレクサ４はマイクロ命令
の制御により定数Ｋを選択し、出力して演算器７に入力
する。演算器７はマイクロ命令の制御によシ第１のレジ
スタ８の内容と定数にとの間で減算′ｔ−実行し、演算
結果を出力する。上記出力結果に第１のレジスタ８に格
納され、他方でマイクロ命令生成手段６に入力される。

マイクロ命令生成手段６はマイクロ命令ａと演算器７の
出力とにより次に実行すべきマイクロ命令を生成して第
１のマルチプレクサ３に入力し、第１のマルチプレクサ
３はマイクロ命令生成手段６によって生成され次命令を
選択して出力し、マイクロ命令レジスタ５に格納される
。

ここで、演算器７の出力が正の場合、次に実行すべき命
令として引続きマイクは命令ａが生成され、負であれば
次に実行すべき命令として定数と第１のレジスタ８の内
容との間で加算を実行するマイクロ命令すが生成される
。

ここで、定数との間で演算を実行する場合について説明
し九が、あらかじめ制御記憶２には定数以外のデータを
格納しておき、異なるデータ間で演算を実行することが
可能であることは言うまでもない。これは、マイクロ命
令によらない種々の定数やデータと他のデータとの間で
演算が実行できることを意味し、マイクロプログラミン
グに柔軟性を与えることができる。

（発明の効果） 以上説明したように本発明は、演算結果にょシ次のマイ
クロ命令が決定される方式で、演算結果を入力するマイ
クロ命令生成手段によりマイクロ命令を生成している間
、マイクロ命令の読出しに関係しない制御記憶に対して
、あらかじめ格納しておい九定数やデータ制御記憶より
読出し、演算入力とする゛ことにより、定数ま友はデー
タと他のデータとの間で演算を行い、その結果に従って
次のマイクロ命令を決定しているので、マイクロ命令の
ビットフィールドを使用せずに上記定数やデータが得ら
れると云う効果があり、マイクロ命令のビットフィール
ドを動部的に使用でき、マイクロプログラミングを効率
化でき、さらに定数生成用ま念はデータ読出し用のハー
ドウェアを削減できると云う効果がある。

【図面の簡単な説明】

第１図は、本発明によるマイクロプロセサ制御装置の一
実施例を示すブロック図である。 １・・・制御記憶アドレス生成手段 ２・・・制御記憶　　３．４・・・マルチプレタサ５°
゛°マイクロ命令レジスタ ６・・・マイクロ命令生成手段 ７・・・演算器 ８．９・・・レジスタ 特許出願人　　日本成気株式会社 代理人　弁理士　井　ノ　ロ　　　　壽２１図

Claims (1)

【特許請求の範囲】
1. マイクロプログラムを格納するための制御記憶と、前記
   マイクロプログラムによつて制御されていて、定数また
   はデータと他のデータとの間で演算を実行するための演
   算器と、前記演算器の出力と実行中のマイクロ命令とを
   入力して次に実行すべきマイクロ命令を生成するための
   マイクロ命令生成手段と、前記マイクロ命令生成手段の
   出力と前記制御記憶の出力とを入力して合成するための
   第１のマルチプレクサと、前記第１のマルチプレクサの
   出力を格納するためのマイクロ命令レジスタと、前記演
   算器の出力を格納して、それぞれ直接、および変更を加
   えて前記演算器の一対の入力端子に加えるための第１お
   よび第２のレジスタと、前記第２のレジスタの内容と前
   記制御記憶の内容とを入力して前記演算器のひとつの入
   力端子に加えるための第２のマルチプレクサとを具備し
   て構成したことを特徴とするマイクロプログラム制御装
   置。