JPS61237578A - シエ−デイング歪補正回路 - Google Patents
シエ−デイング歪補正回路Info
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- JPS61237578A JPS61237578A JP60078202A JP7820285A JPS61237578A JP S61237578 A JPS61237578 A JP S61237578A JP 60078202 A JP60078202 A JP 60078202A JP 7820285 A JP7820285 A JP 7820285A JP S61237578 A JPS61237578 A JP S61237578A
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Links
- 230000004069 differentiation Effects 0.000 claims description 8
- 238000006243 chemical reaction Methods 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 1
- 238000005549 size reduction Methods 0.000 description 1
Landscapes
- Image Input (AREA)
- Facsimile Scanning Arrangements (AREA)
- Facsimile Image Signal Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はシェーディング歪補正に必要な基準となる信号
を記憶するメモリの容量を小さくできるようにしたシェ
ーディング歪補正回路に関する。
を記憶するメモリの容量を小さくできるようにしたシェ
ーディング歪補正回路に関する。
従来のシェーディング歪補正回路として、例えば、第３
図に示すものがあり（特開昭５７−１７５２７９号に示
されている）、初期値人力１のピーク値を検出するピー
クホールド回路２と、該回路２より出力されるピーク値
をデジタル信号に変換するＡ／Ｄ変換器３と、該Ａ／Ｄ
変換器３のデジタル出力を記憶するメモリ４と、ビデオ
入力に同期してメモリ４より読み出されるシェーディン
グ歪をアナログ値に変換するＤ／Ａ変換器５と、該Ｄ／
Ａ変換器５の出力とビデオ入力６を比較し２値化した出
力８を得る比較器７とより構成される。
図に示すものがあり（特開昭５７−１７５２７９号に示
されている）、初期値人力１のピーク値を検出するピー
クホールド回路２と、該回路２より出力されるピーク値
をデジタル信号に変換するＡ／Ｄ変換器３と、該Ａ／Ｄ
変換器３のデジタル出力を記憶するメモリ４と、ビデオ
入力に同期してメモリ４より読み出されるシェーディン
グ歪をアナログ値に変換するＤ／Ａ変換器５と、該Ｄ／
Ａ変換器５の出力とビデオ入力６を比較し２値化した出
力８を得る比較器７とより構成される。
以上の構成において、ビデオ入力の処理に先行して与え
られる初期値入力（全面白色原稿等の画信号）はピーク
ホールド回路２によってピーク値が検出され、このピー
ク値を基準としてＡ／Ｄ変換器３によりデジタル信号に
変換し、これをメモリ４に記憶する。メモリ４に記憶さ
れたシェーディング歪はビデオ入力（読取装置等による
原稿の読取情報）６に同期して読み出され、Ｄ／Ａ変化
器５によってアナログ信号に変換されたのち、比較器７
の一方の入力となる。比較器７の他方の入力にはビデオ
人力６が与えられ、両人力の比較が比較器７によって行
なわれ、シェーディング歪の補正をした２値化の出力８
が得られる。
られる初期値入力（全面白色原稿等の画信号）はピーク
ホールド回路２によってピーク値が検出され、このピー
ク値を基準としてＡ／Ｄ変換器３によりデジタル信号に
変換し、これをメモリ４に記憶する。メモリ４に記憶さ
れたシェーディング歪はビデオ入力（読取装置等による
原稿の読取情報）６に同期して読み出され、Ｄ／Ａ変化
器５によってアナログ信号に変換されたのち、比較器７
の一方の入力となる。比較器７の他方の入力にはビデオ
人力６が与えられ、両人力の比較が比較器７によって行
なわれ、シェーディング歪の補正をした２値化の出力８
が得られる。
しかし、従来のシェーディング歪補正回路にあっては、
例えば、１ラインの各画素毎に基準となる信号を記憶す
る必要があるため、メモリサイズが大きくなり、回路の
コストアップを招く不都合がある。
例えば、１ラインの各画素毎に基準となる信号を記憶す
る必要があるため、メモリサイズが大きくなり、回路の
コストアップを招く不都合がある。
Ｃ問題点を解決するための手段及び作用〕本発明は上記
に鑑みてなされたものであり、メモリサイズを小さくで
きるようにするため、入力信号のデジタル変換値にデジ
タル微分を施すことによりデジタル変換値の変化を検出
してメモリに記憶し、このメモリよりのデータをアナロ
グ変換した信号を基準信号としてＡ／Ｄ変換器に与えて
シェーディング歪補正を行なうようにしたシェーディン
グ歪補正回路を提供するものである。
に鑑みてなされたものであり、メモリサイズを小さくで
きるようにするため、入力信号のデジタル変換値にデジ
タル微分を施すことによりデジタル変換値の変化を検出
してメモリに記憶し、このメモリよりのデータをアナロ
グ変換した信号を基準信号としてＡ／Ｄ変換器に与えて
シェーディング歪補正を行なうようにしたシェーディン
グ歪補正回路を提供するものである。
〔実施例）
以下、本発明によるシェーディング歪補正回路を詳細に
説明する。 ゛ 第１図は本発明の一実施例を示し、基準面あるいは原稿
等の画像を読み取るラインセンサ（第２図（イ））より
の読取情報のアナログ値をデジタル値に変換するＡ／Ｄ
変換器１１と、基準面が読み取られたとき該Ａ／Ｄ変換
器１１より出力される読取情報を微分するデジタル微分
回路１２と、該デジタル微分回路１２より出力されるデ
ジタル微分値（読取情報の変化の割合を示す信号）を記
憶するメモリ１３と、該メモリ１３より読み出されるデ
ータをアナログ値に変換して基準信号Ｖｌｌｅｆを出力
するＤ／Ａ変換器１４より構成される。
説明する。 ゛ 第１図は本発明の一実施例を示し、基準面あるいは原稿
等の画像を読み取るラインセンサ（第２図（イ））より
の読取情報のアナログ値をデジタル値に変換するＡ／Ｄ
変換器１１と、基準面が読み取られたとき該Ａ／Ｄ変換
器１１より出力される読取情報を微分するデジタル微分
回路１２と、該デジタル微分回路１２より出力されるデ
ジタル微分値（読取情報の変化の割合を示す信号）を記
憶するメモリ１３と、該メモリ１３より読み出されるデ
ータをアナログ値に変換して基準信号Ｖｌｌｅｆを出力
するＤ／Ａ変換器１４より構成される。
第２図（イ）はラインセンサ２１を含む読取部を示し、
プラテン２５の読取位置に置かれた基準面（例えば、白
色面）と、読取位置を照射するＬＥＤあるいは蛍光灯等
の光源２４と、読取位置の基準面２３あるいは原稿（図
示せず）の反射光をセルフォックレンズ（ロンドレンズ
）２２を介して受けて読取信号を出力するラインセンサ
２１を有する。
プラテン２５の読取位置に置かれた基準面（例えば、白
色面）と、読取位置を照射するＬＥＤあるいは蛍光灯等
の光源２４と、読取位置の基準面２３あるいは原稿（図
示せず）の反射光をセルフォックレンズ（ロンドレンズ
）２２を介して受けて読取信号を出力するラインセンサ
２１を有する。
尚、読取装置としてラインセンサを例にとると、一般的
に出力の隣接間の出力差は、ＣＣＤセンサの場合で１％
以下、長尺アモルファスセンサの場合で±１％〜±５％
の範囲である。また、光源によるシェーディング歪は、
隣接ビット間では１％〜２％の差がある。このような特
性を利用すると、１０〜２０階調程度を扱う回路に対し
ては、十分な精度を必要とする高階調を扱う回路に比べ
、補正手段を簡略にすることができる。本発明は、１６
階階調度の階調が要求されるものを対象とするものであ
る。
に出力の隣接間の出力差は、ＣＣＤセンサの場合で１％
以下、長尺アモルファスセンサの場合で±１％〜±５％
の範囲である。また、光源によるシェーディング歪は、
隣接ビット間では１％〜２％の差がある。このような特
性を利用すると、１０〜２０階調程度を扱う回路に対し
ては、十分な精度を必要とする高階調を扱う回路に比べ
、補正手段を簡略にすることができる。本発明は、１６
階階調度の階調が要求されるものを対象とするものであ
る。
以下、動作を説明すると次の通りである。基本となる信
号を作るために、全面白色の基準面２３をラインセンサ
２１によって読み取ると、第２図（０）に示すように、
ΔＶのシェーディング変化幅を有した基準読取信号■５
が得られる。これをＡ／Ｄ変換器１１によってデジタル
信号に変換する。この変換したデジタル信号をデジタル
微分回路１２によってデジタル微分し、変化の大きい人
力に対しては大きい出力を出し、変化が小さいときは小
さな出力信号を発生する。このデジタル微分回路１２の
出力はメモリ１３に格納される。
号を作るために、全面白色の基準面２３をラインセンサ
２１によって読み取ると、第２図（０）に示すように、
ΔＶのシェーディング変化幅を有した基準読取信号■５
が得られる。これをＡ／Ｄ変換器１１によってデジタル
信号に変換する。この変換したデジタル信号をデジタル
微分回路１２によってデジタル微分し、変化の大きい人
力に対しては大きい出力を出し、変化が小さいときは小
さな出力信号を発生する。このデジタル微分回路１２の
出力はメモリ１３に格納される。
ついで、読取対象の原稿（図示せず）がプラテン２５の
読取位置にくると、ラインセンサ２１によって読み取ら
れ、原稿読取信号Ｖ ＋ＮｆＪ＜Ａ ／ Ｄ変換器１１
に入力する。これに同期してメモ１月３よりシェーディ
ングの変化割合を示すデータが読み出され、Ｄ／Ａ変換
器１４によってアナログ変換されて基準信号ｖＲ，ｆと
され、Ａ／Ｄ変換器１１に与えられる。
読取位置にくると、ラインセンサ２１によって読み取ら
れ、原稿読取信号Ｖ ＋ＮｆＪ＜Ａ ／ Ｄ変換器１１
に入力する。これに同期してメモ１月３よりシェーディ
ングの変化割合を示すデータが読み出され、Ｄ／Ａ変換
器１４によってアナログ変換されて基準信号ｖＲ，ｆと
され、Ａ／Ｄ変換器１１に与えられる。
Ａ／Ｄ変換器１１では、デジタル出力Ｚを、Ｚ ” Ｖ
ｔｓ＋／ Ｖ ＊＊＊ −−−−−−−−−−・−＝
−−−−−（１）として出力することによりシェーディ
ング歪を補正する。ここで、Ｖ、、＝Ｖや、ｆとなると
きにＡ／Ｄ変換の有効ビット数の最大をとることができ
る。
ｔｓ＋／ Ｖ ＊＊＊ −−−−−−−−−−・−＝
−−−−−（１）として出力することによりシェーディ
ング歪を補正する。ここで、Ｖ、、＝Ｖや、ｆとなると
きにＡ／Ｄ変換の有効ビット数の最大をとることができ
る。
このとき分解能がｎビットのＡ／Ｄ変換器１１の場合、
■、。ｔ ／ ２ ’が最小分解能となる。
■、。ｔ ／ ２ ’が最小分解能となる。
以上のように、デジタル微分回路を用いたことによって
、入力信号に変化があるときだけその変化に応じた出力
が得られる結果、デジタル量としては、有効ビット数が
少なくて済むことになる。
、入力信号に変化があるときだけその変化に応じた出力
が得られる結果、デジタル量としては、有効ビット数が
少なくて済むことになる。
従って、従来においてメモリー３として８ビツト×２に
程度のＲＡＭを必要とするのに対し、本発明によれば、
２〜４ビツト×２に程度のメモリサイズで済ませること
ができる。
程度のＲＡＭを必要とするのに対し、本発明によれば、
２〜４ビツト×２に程度のメモリサイズで済ませること
ができる。
第２図は本発明の他の実施例を示し、第１図と同一であ
るものには同一引用数字を用いたので重複する説明は省
略するが、Ａ／Ｄ変換器１１は単にＡ／Ｄ変換を行なう
のみとし、メモリー３より出力される基準となる信号の
デジタル値及びＡ／Ｄ変換器１１よりの原稿のイメージ
データを演算回路１５に入力し、この演算回路１５によ
ってデジタル出力Ｚを（２）式に基づいて作成するもの
である。
るものには同一引用数字を用いたので重複する説明は省
略するが、Ａ／Ｄ変換器１１は単にＡ／Ｄ変換を行なう
のみとし、メモリー３より出力される基準となる信号の
デジタル値及びＡ／Ｄ変換器１１よりの原稿のイメージ
データを演算回路１５に入力し、この演算回路１５によ
ってデジタル出力Ｚを（２）式に基づいて作成するもの
である。
Ｚ＝ □・ｃ −−−−−−−−−−−−−−−−一
・（２）（但し、Ｘ ： Ａ／Ｄ変換器１１の出力、Ｙ
：メモリの出力、Ｃ：係数） 〔発明の効果〕 以上説明した通り本発明のシェーディング歪補正回路に
よれば、基準となる信号を微分したのちにメモリに記憶
するようにしたため、メモリの容量を減らすことができ
、小型化ならびにコストダウンを図ることができる。
・（２）（但し、Ｘ ： Ａ／Ｄ変換器１１の出力、Ｙ
：メモリの出力、Ｃ：係数） 〔発明の効果〕 以上説明した通り本発明のシェーディング歪補正回路に
よれば、基準となる信号を微分したのちにメモリに記憶
するようにしたため、メモリの容量を減らすことができ
、小型化ならびにコストダウンを図ることができる。
第１図は本発明の一実施例を示すブロック図。
第２図（イ）は読取部を示す説明図、第２図ｃ口）はシ
ェーディングの変化を示す説明図、第３図は本発明の他
の実施例を示すブロック図、第４図は従来のシェーディ
ング歪補正回路の一例を示すブロック図。 符号の説明 １１−・−・−Ａ ／ Ｄ変換器 １２−−−−−−−・−デジタル微分回路 １３−−−
−−−−−−メモリ１４−・−・−Ｄ／Ａ変換器 １
５ −−−−−−−−一演算回路２１−・・・−・ライ
ンセンサ
ェーディングの変化を示す説明図、第３図は本発明の他
の実施例を示すブロック図、第４図は従来のシェーディ
ング歪補正回路の一例を示すブロック図。 符号の説明 １１−・−・−Ａ ／ Ｄ変換器 １２−−−−−−−・−デジタル微分回路 １３−−−
−−−−−−メモリ１４−・−・−Ｄ／Ａ変換器 １
５ −−−−−−−−一演算回路２１−・・・−・ライ
ンセンサ
Claims (1)
- 【特許請求の範囲】 予め基準となるデータをメモリに記憶しておき、これを
画像読取信号に同期して読み出して基準信号とし、画像
読取信号のデジタル変換値を前記基準信号に基いてシェ
ーディング歪補正を行なって画像信号として出力するシ
ェーディング歪補正回路において、 基準面あるいは原稿の読取信号をデジタル変換するＡ／
Ｄ変換器と、 基準面が読み取られたとき該Ａ／Ｄ変換器より出力され
るデジタル信号を微分し前記メモリへ出力するデジタル
微分回路を設けたことを特徴とするシェーディング歪補
正回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60078202A JPS61237578A (ja) | 1985-04-12 | 1985-04-12 | シエ−デイング歪補正回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60078202A JPS61237578A (ja) | 1985-04-12 | 1985-04-12 | シエ−デイング歪補正回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61237578A true JPS61237578A (ja) | 1986-10-22 |
Family
ID=13655430
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60078202A Pending JPS61237578A (ja) | 1985-04-12 | 1985-04-12 | シエ−デイング歪補正回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61237578A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56157576A (en) * | 1980-05-09 | 1981-12-04 | Hitachi Ltd | Signal procession device |
-
1985
- 1985-04-12 JP JP60078202A patent/JPS61237578A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56157576A (en) * | 1980-05-09 | 1981-12-04 | Hitachi Ltd | Signal procession device |
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