JPS61240668A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS61240668A JPS61240668A JP60081830A JP8183085A JPS61240668A JP S61240668 A JPS61240668 A JP S61240668A JP 60081830 A JP60081830 A JP 60081830A JP 8183085 A JP8183085 A JP 8183085A JP S61240668 A JPS61240668 A JP S61240668A
- Authority
- JP
- Japan
- Prior art keywords
- channel
- semiconductor integrated
- ground electrode
- electrode
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
- H10D84/63—Combinations of vertical and lateral BJTs
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は半導体集積回路、特に２チャンネルのアンプ回
路を内蔵する半導体集積回路の改良に関する。
路を内蔵する半導体集積回路の改良に関する。
（ロ）従来の技術
半導体集積回路はその構造上高耐圧トランジスタを形成
するのが困難であり、アンプ回路を形成するにあたりＢ
ＴＬ接続による出力アップを図ることが良（用いられる
。斯る公知文献としては「ステレオ再生装置」、鈴木健
著、日刊工業新聞社発行（昭和４５年１１月）の第１８
９頁にＢＴＬ接続が記載されている。
するのが困難であり、アンプ回路を形成するにあたりＢ
ＴＬ接続による出力アップを図ることが良（用いられる
。斯る公知文献としては「ステレオ再生装置」、鈴木健
著、日刊工業新聞社発行（昭和４５年１１月）の第１８
９頁にＢＴＬ接続が記載されている。
一般的にＢＴＬ接続は以下に説明する出力分割型（第３
図）とＮＦフローティング型（第４図）とがある。出力
分割型のＢ Ｔ Ｌ接続は非反転アンプＣ３＋＋の入力
端子ＩＮに入力信号を印加し、帰還端子ＮＦをコンデン
サを介して接地し、出力端子ＯＵＴより出力信号を得て
いる。一方反転アンブＯ力の入力端子ＩＮを接地し、帰
還端子ＮＦには非反転アンプｔ３１）の出力信号を分割
抵抗およびコンデンサを介して帰還させている。そして
負荷ＲＬは両アンプ（３１）（３２１の出力端子間に接
続されて２倍の出力信号を得ている。
図）とＮＦフローティング型（第４図）とがある。出力
分割型のＢ Ｔ Ｌ接続は非反転アンプＣ３＋＋の入力
端子ＩＮに入力信号を印加し、帰還端子ＮＦをコンデン
サを介して接地し、出力端子ＯＵＴより出力信号を得て
いる。一方反転アンブＯ力の入力端子ＩＮを接地し、帰
還端子ＮＦには非反転アンプｔ３１）の出力信号を分割
抵抗およびコンデンサを介して帰還させている。そして
負荷ＲＬは両アンプ（３１）（３２１の出力端子間に接
続されて２倍の出力信号を得ている。
ＮＦフローティング型のＢＴＬ接続は非反転アンプ（３
１）の入力端子ＩＮＫ入力を印加し、反転アンプ０３の
入力端子ＩＮを接地し、両アンプＣ３＋１Ｃ３Ｚの帰還
端子ＮＦをコンデンサと抵抗で接続し、両アンプｃ３＋
１（ｌａの出力端子ＯＵＴ間に負荷ＲＬを接続している
。
１）の入力端子ＩＮＫ入力を印加し、反転アンプ０３の
入力端子ＩＮを接地し、両アンプＣ３＋１Ｃ３Ｚの帰還
端子ＮＦをコンデンサと抵抗で接続し、両アンプｃ３＋
１（ｌａの出力端子ＯＵＴ間に負荷ＲＬを接続している
。
斯上したＢＴＬ接続をした２チャンネルのアンプ回路を
組み込んだ半導体集積回路に於いては、第５図の如く各
チャンネルのアンプ回路の出力トランジスタを形成して
いる。第１チャンネルのアンプ回路の出力トランジスタ
はチップの上半分に形成され、第２チャンネルのアンプ
回路の出力トランジスタはチップの下半分に形成されて
いる。
組み込んだ半導体集積回路に於いては、第５図の如く各
チャンネルのアンプ回路の出力トランジスタを形成して
いる。第１チャンネルのアンプ回路の出力トランジスタ
はチップの上半分に形成され、第２チャンネルのアンプ
回路の出力トランジスタはチップの下半分に形成されて
いる。
第１チャンネルの出力トランジスタは左右に並んだ２個
のＮＰＮ）ランジスタｆ４１）（４ａで形成され、この
トランジスタ（４１）（４２）を５ＥＰＰ （シングル
エンドプッシュプル）を構成する様に接続される。左側
のＮＰＮ）ランジスタ（４１）のコレクタ電極（４３１
は■ｃｃ電源電極（４４）に接続され、ベース電極（４
！５１は前段の増巾回路へ接続され、エミッタ電極咽は
第１チャンネルの出力端子（４７）に接続されている。
のＮＰＮ）ランジスタｆ４１）（４ａで形成され、この
トランジスタ（４１）（４２）を５ＥＰＰ （シングル
エンドプッシュプル）を構成する様に接続される。左側
のＮＰＮ）ランジスタ（４１）のコレクタ電極（４３１
は■ｃｃ電源電極（４４）に接続され、ベース電極（４
！５１は前段の増巾回路へ接続され、エミッタ電極咽は
第１チャンネルの出力端子（４７）に接続されている。
右側のＮＰＮトランジスタ（４りのコレクタ電極（４８
）は第１チャンネルの出力端子（４７）に接続され、ペ
ース電極（推は前段の増巾回路へ接続され、エミッタ電
極（５■はグランド電極６１〕に接続されている。なお
第２チャンネルの出力トランジスタも第１チャンネルと
線対称に形成されている。等価回路は第６図に示す様に
なる。
）は第１チャンネルの出力端子（４７）に接続され、ペ
ース電極（推は前段の増巾回路へ接続され、エミッタ電
極（５■はグランド電極６１〕に接続されている。なお
第２チャンネルの出力トランジスタも第１チャンネルと
線対称に形成されている。等価回路は第６図に示す様に
なる。
斯る半導体集積回路では各゛チャンネルの出力トランジ
スタは各々分離領域で囲まれて分離され、チップの右端
の分離領域上に分離領域とオーミック接触したグランド
電極５］）を設け、電源電極（４４）は両チャンネル共
通に形成されていた。
スタは各々分離領域で囲まれて分離され、チップの右端
の分離領域上に分離領域とオーミック接触したグランド
電極５］）を設け、電源電極（４４）は両チャンネル共
通に形成されていた。
←→ 発明が解決しようとする問題点
しかしながら斯る半導体集積回路ではグランド電極６υ
をチップの右端の分離領域のみでコンタクトさせている
ので、大電流を取扱う出力トランジスタの寄生電流をグ
ランド電極Ｉ５＋）より十分に吸い出すことができなく
、寄生効果を発生し易い欠点があった。
をチップの右端の分離領域のみでコンタクトさせている
ので、大電流を取扱う出力トランジスタの寄生電流をグ
ランド電極Ｉ５＋）より十分に吸い出すことができなく
、寄生効果を発生し易い欠点があった。
に）問題点を解決するための手段
本発明は断る欠点に鑑みてなされ、グランド電極６υで
各チャンネルの出力トランジスタを囲むことにより、従
来の欠点を大巾に改善した半導体集積回路を実現するこ
とを目的としている。
各チャンネルの出力トランジスタを囲むことにより、従
来の欠点を大巾に改善した半導体集積回路を実現するこ
とを目的としている。
（ホ）作用
本発明に依れば各チャンネルの出力トランジスタをグラ
ンド電極６υで囲むことにより、出力トランジスタから
の漏れ電流を基板と導通したグランド電極６υで直ちに
吸い出すことができ寄生効果を防止できるのである。
ンド電極６υで囲むことにより、出力トランジスタから
の漏れ電流を基板と導通したグランド電極６υで直ちに
吸い出すことができ寄生効果を防止できるのである。
（へ）実施例
本発明の一実施例を第１図および第２図を参照して詳述
する。
する。
本発明に依る半導体集積回路には２チャンネルのアンプ
回路を組み込んで形成され、各チャンネルのアンプ回路
の出力トランジスタは第１図のように形成されている。
回路を組み込んで形成され、各チャンネルのアンプ回路
の出力トランジスタは第１図のように形成されている。
即ち、第１チャンネルのアンプ回路はチップの上半分に
形成され、左側に位置する第１チャンネルの小信号系回
路と右側に位置する出力トランジスタより構成され、第
２チャンネルのアンプ回路も同様の配置でチップの下半
分に形成されている。第１チャンネルの出力トランジス
タは左右に並んだ２個のＮＰＮ）ランジスタ（１１（２
）で形成され、このトランジスタ（１）（２）を５ＥＰ
Ｐ（シングルエンドプッシュプル）を構成する様に接続
されている。各トランジスタは実線で示すコレクタ領域
（３）内に複数個のベース領域（４）およびエミッタ領
域（５）を形成し、点線で示す電極で所望の接続を行っ
ている。左側のＮＰＮ）ランジスタ（１）のコレクタ電
極（６）は第１の■。０電源電極（力に接続され、ベー
ス電極（８）は前段の小信号系の増巾回路へ接続され、
エミッタ電極（９）は第１チャンネルの出力端子α０）
に接続されている。右側のＮＰＮトランジスタ（２）の
コレクタ電極（ｌυは第１チャンネルの出力端子α〔に
接続され、ベース電極０４は前段の小信号系の増巾回路
へ接続され、エミッタ電極Ｑ３］は両チャンネル共通の
グランド電極（１４１に接続されている。なお第２チャ
ンネルの出力トランジスタも第１チャンネルと線対称に
形成されている。
形成され、左側に位置する第１チャンネルの小信号系回
路と右側に位置する出力トランジスタより構成され、第
２チャンネルのアンプ回路も同様の配置でチップの下半
分に形成されている。第１チャンネルの出力トランジス
タは左右に並んだ２個のＮＰＮ）ランジスタ（１１（２
）で形成され、このトランジスタ（１）（２）を５ＥＰ
Ｐ（シングルエンドプッシュプル）を構成する様に接続
されている。各トランジスタは実線で示すコレクタ領域
（３）内に複数個のベース領域（４）およびエミッタ領
域（５）を形成し、点線で示す電極で所望の接続を行っ
ている。左側のＮＰＮ）ランジスタ（１）のコレクタ電
極（６）は第１の■。０電源電極（力に接続され、ベー
ス電極（８）は前段の小信号系の増巾回路へ接続され、
エミッタ電極（９）は第１チャンネルの出力端子α０）
に接続されている。右側のＮＰＮトランジスタ（２）の
コレクタ電極（ｌυは第１チャンネルの出力端子α〔に
接続され、ベース電極０４は前段の小信号系の増巾回路
へ接続され、エミッタ電極Ｑ３］は両チャンネル共通の
グランド電極（１４１に接続されている。なお第２チャ
ンネルの出力トランジスタも第１チャンネルと線対称に
形成されている。
本発明の特徴はグランド電極（１滲の配置にある。
各チャンネルの出力トランジスタは各々分離領域で囲ま
れて分離され、グランド電極Ｑ４１は各チャンネルの出
力トランジスタの３辺を囲んでいる。この３辺とは第１
チャンネルの出力トランジスタの上辺および第２チャン
ネルの出力トランジスタの下辺を除く３辺である。グラ
ンド電極■はその下である分離領域をオーミック接触し
、従来共通としていたＶｃｃ’ｔｌｌＩ源電極を分割し
てその間にも延在されている。なお第１および第２Ｖ、
ｃ電源電極００）（１１から各チャンネルへの小信号系
回路への配線は第２図に示す如く、クロス配線構造を採
用している。第２図に於いて、（２０はＰ型半導体基板
、（２１）はＮ型エピタキシャル層に拡散されたＰ 型
分離領域、（２４はエミッタ拡散で形成されたＮ 型拡
散層、（２３）は酸化膜、０４）はグランド電極、（ｌ
ｆｉは電源配線層である。斯−１ニした構造によりグラ
ンド電極ａ４はクロス配線を介して３辺とも接続され、
チップの右端に設げたグランド電極（１４１よりボンデ
ィングワイヤーを介して外部ピンと接続されている。
れて分離され、グランド電極Ｑ４１は各チャンネルの出
力トランジスタの３辺を囲んでいる。この３辺とは第１
チャンネルの出力トランジスタの上辺および第２チャン
ネルの出力トランジスタの下辺を除く３辺である。グラ
ンド電極■はその下である分離領域をオーミック接触し
、従来共通としていたＶｃｃ’ｔｌｌＩ源電極を分割し
てその間にも延在されている。なお第１および第２Ｖ、
ｃ電源電極００）（１１から各チャンネルへの小信号系
回路への配線は第２図に示す如く、クロス配線構造を採
用している。第２図に於いて、（２０はＰ型半導体基板
、（２１）はＮ型エピタキシャル層に拡散されたＰ 型
分離領域、（２４はエミッタ拡散で形成されたＮ 型拡
散層、（２３）は酸化膜、０４）はグランド電極、（ｌ
ｆｉは電源配線層である。斯−１ニした構造によりグラ
ンド電極ａ４はクロス配線を介して３辺とも接続され、
チップの右端に設げたグランド電極（１４１よりボンデ
ィングワイヤーを介して外部ピンと接続されている。
斯上した本発明の構造に依れば、各チャンネルの出力ト
ランジスタ即ち２個のＮＰＮ）ランジスタ（１）＋２）
は上辺あるいは下辺を除く３辺をグランド電極側で囲ま
れており、各ＮＰＮ）ランジスタ（１）（２）からの漏
れ電流は直ちに分離領域を介してグランド電極側に吸い
出される。
ランジスタ即ち２個のＮＰＮ）ランジスタ（１）＋２）
は上辺あるいは下辺を除く３辺をグランド電極側で囲ま
れており、各ＮＰＮ）ランジスタ（１）（２）からの漏
れ電流は直ちに分離領域を介してグランド電極側に吸い
出される。
なおグランド電極側を設けない一辺はチ・ノブの上辺あ
るいは下辺に隣接しているので漏れ電流は小信号系回路
へ流出するおそれは少なく、この辺から前段の小信号系
回路への配線を導出している。
るいは下辺に隣接しているので漏れ電流は小信号系回路
へ流出するおそれは少なく、この辺から前段の小信号系
回路への配線を導出している。
（ト）発明の効果
本発明に依れば電源電極を分割して各チャンネルの出力
トランジスタの３辺をグランド電極側で囲んでいるので
、出力トランジスタの漏れ′電流を直ちにグランド電極
側で吸収でき、寄生効果を防ＩＦできる利点を有する。
トランジスタの３辺をグランド電極側で囲んでいるので
、出力トランジスタの漏れ′電流を直ちにグランド電極
側で吸収でき、寄生効果を防ＩＦできる利点を有する。
また電源電極（力（１５１からの配線ｌ１ｊｉＯｅとグ
ランド電極（１４１とはクロス配線構造を採っているの
で、他の配線に関係なくグランド電極（１４１で各チャ
ンネルの出力トランジスタを囲むことができ、設計上の
制約も少ない利点を有する。
ランド電極（１４１とはクロス配線構造を採っているの
で、他の配線に関係なくグランド電極（１４１で各チャ
ンネルの出力トランジスタを囲むことができ、設計上の
制約も少ない利点を有する。
更に本発明ではＢＴＬ接続した２チャンネルのアンプ回
路を安定して得られ、半導体集積回路の応用範囲を大巾
に拡大できる利点を有する。
路を安定して得られ、半導体集積回路の応用範囲を大巾
に拡大できる利点を有する。
第１図は本発明に依る半導体集積回路を説明する上面図
、第２図は本発明に用いたクロス配線構造を説明する断
面図、第３図及び第４図は一般的な１３ Ｔ Ｌ接続を
説明する回路図、第５図は従来の半導体集積回路を説明
する上面図、第６図は第５図の等価回路図である。 主な図番の説明 （１）（２）はＮＰＮ）ランジスタ、 （７）は第１の
ＶＣＣ電源電極、 ＯＱは第１チャンネルの出力端子、
０４１はグランド電極、 Ｏｊは第２のＶｃｃ電源電極
である。
、第２図は本発明に用いたクロス配線構造を説明する断
面図、第３図及び第４図は一般的な１３ Ｔ Ｌ接続を
説明する回路図、第５図は従来の半導体集積回路を説明
する上面図、第６図は第５図の等価回路図である。 主な図番の説明 （１）（２）はＮＰＮ）ランジスタ、 （７）は第１の
ＶＣＣ電源電極、 ＯＱは第１チャンネルの出力端子、
０４１はグランド電極、 Ｏｊは第２のＶｃｃ電源電極
である。
Claims (1)
- （１）ＳＥＰＰ（シングルエンドプッシュプル）回路を
構成する出力トランジスタを含む２チャンネルのアンプ
回路を組込んだ半導体集積回路に於いて、各アンプ回路
の出力トランジスタを囲む様に分離領域にオーミック接
触したグランド電極を設け、各アンプ回路の出力トラン
ジスタ共通の電源電極を前記グランド電極で分割するこ
とを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60081830A JPS61240668A (ja) | 1985-04-17 | 1985-04-17 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60081830A JPS61240668A (ja) | 1985-04-17 | 1985-04-17 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61240668A true JPS61240668A (ja) | 1986-10-25 |
| JPH0523066B2 JPH0523066B2 (ja) | 1993-03-31 |
Family
ID=13757390
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60081830A Granted JPS61240668A (ja) | 1985-04-17 | 1985-04-17 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61240668A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5552240A (en) * | 1978-10-11 | 1980-04-16 | Nec Corp | Semiconductor integrated circuit device |
| JPS5984542A (ja) * | 1982-11-08 | 1984-05-16 | Nec Corp | 高周波半導体集積回路 |
-
1985
- 1985-04-17 JP JP60081830A patent/JPS61240668A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5552240A (en) * | 1978-10-11 | 1980-04-16 | Nec Corp | Semiconductor integrated circuit device |
| JPS5984542A (ja) * | 1982-11-08 | 1984-05-16 | Nec Corp | 高周波半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0523066B2 (ja) | 1993-03-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4051443A (en) | Differential amplifier | |
| JPH0452649B2 (ja) | ||
| US3821780A (en) | Double mesa transistor with integral bleeder resistors | |
| JPH0523066B2 (ja) | ||
| JPS6229158A (ja) | 電圧クランプ回路を含む集積回路装置 | |
| JPS61240669A (ja) | 半導体集積回路 | |
| JPS5851426B2 (ja) | 半導体集積回路装置 | |
| JPH0475371A (ja) | 半導体集積回路 | |
| JPS6237540B2 (ja) | ||
| JP3084474B2 (ja) | 複合半導体素子及びこれを使用した回路装置 | |
| JPS63229855A (ja) | 半導体集積回路 | |
| JP3038723B2 (ja) | 半導体回路装置 | |
| JPH0526769Y2 (ja) | ||
| JPS63179572A (ja) | バイポ−ラトランジスタ | |
| JP2944115B2 (ja) | 複合トランジスタ回路装置 | |
| JP3435937B2 (ja) | 半導体装置 | |
| JPH069505Y2 (ja) | パルス発生回路装置 | |
| JP3028362B2 (ja) | 半導体装置および該半導体装置を組み込んだ混成集積回路装置 | |
| JPS62154910A (ja) | 差動増幅素子 | |
| JPH02260561A (ja) | 半導体装置 | |
| JPS5984541A (ja) | 半導体装置 | |
| JPS60158657A (ja) | 半導体装置 | |
| JPH0438529Y2 (ja) | ||
| JPS5837698B2 (ja) | トランジスタカイロソウチ | |
| JPS58159366A (ja) | カレントミラ−回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |