JPS61245574A - 集積回路のゲ−ト製造方法 - Google Patents
集積回路のゲ−ト製造方法Info
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- JPS61245574A JPS61245574A JP60247842A JP24784285A JPS61245574A JP S61245574 A JPS61245574 A JP S61245574A JP 60247842 A JP60247842 A JP 60247842A JP 24784285 A JP24784285 A JP 24784285A JP S61245574 A JPS61245574 A JP S61245574A
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- silicon
- oxide layer
- nitride layer
- silicon nitride
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D44/00—Charge transfer devices
- H10D44/01—Manufacture or treatment
- H10D44/041—Manufacture or treatment having insulated gates
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P76/00—Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography
- H10P76/40—Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography of masks comprising inorganic materials
- H10P76/408—Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography of masks comprising inorganic materials characterised by their sizes, orientations, dispositions, behaviours or shapes
- H10P76/4085—Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography of masks comprising inorganic materials characterised by their sizes, orientations, dispositions, behaviours or shapes characterised by the processes involved to create the masks
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- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/911—Differential oxidation and etching
Landscapes
- Solid State Image Pick-Up Elements (AREA)
- Electrodes Of Semiconductors (AREA)
- Drying Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の背景
〔発明の分野〕
本発明は、集積回路のゲートの製造方法に係わる。
本発明による方法は、例えば電荷結合素子のような、僅
かな間隔で並び合った複数個のゲートのアレイを有する
集積回路に適用される。
かな間隔で並び合った複数個のゲートのアレイを有する
集積回路に適用される。
僅かな間隔で並び合った複数個のゲートを、高性能のホ
トリソグラフィ機械を用いて形成することが公知である
。との公知技術によって、ゲート同士の間隔は２μｍの
オーダとされ得る。
トリソグラフィ機械を用いて形成することが公知である
。との公知技術によって、ゲート同士の間隔は２μｍの
オーダとされ得る。
しかし、互いの間隔が２μｍを下回るゲートを通常手段
で形成しようとすると問題が生じる。
で形成しようとすると問題が生じる。
本発明は、上記問題が克服され、連続して並び合ったゲ
ート同士の間隔が０．２μｍまで減少され得ることを可
能にする。
ート同士の間隔が０．２μｍまで減少され得ることを可
能にする。
発明の概要
本発明によれば、少なくとも一つの酸化物層と、一つの
多結晶シリコン層と、必要であれば更に一つのケイ化物
層とによって被覆されたシリコン半導体基板上に形成さ
れる集積回路の複数個のゲートを製造する方法は、 １）シリコン窒化物層及びシリコン酸化物層を連続的に
堆積する工程、 ２）前記二つの層にホトエツチング法によって穴をあけ
る工程、 ３）連続して並び合う２個のゲート同士の間隔を決定す
る一定の距離にわたってシリコン窒化物層を露出するべ
く、シリコン酸化物層を還元により一部除去する工程、 ４）第二の工程であけた穴の中に酸化物を成長させる工
程、及び ５）シリコン窒化物層の第三の工程で露出した部分と、
該部分下側のあるいは形成されたケイ化物層並びに多結
晶シリコン層とを除去する工程 を含む。
多結晶シリコン層と、必要であれば更に一つのケイ化物
層とによって被覆されたシリコン半導体基板上に形成さ
れる集積回路の複数個のゲートを製造する方法は、 １）シリコン窒化物層及びシリコン酸化物層を連続的に
堆積する工程、 ２）前記二つの層にホトエツチング法によって穴をあけ
る工程、 ３）連続して並び合う２個のゲート同士の間隔を決定す
る一定の距離にわたってシリコン窒化物層を露出するべ
く、シリコン酸化物層を還元により一部除去する工程、 ４）第二の工程であけた穴の中に酸化物を成長させる工
程、及び ５）シリコン窒化物層の第三の工程で露出した部分と、
該部分下側のあるいは形成されたケイ化物層並びに多結
晶シリコン層とを除去する工程 を含む。
本発明による方法の利点には、次の諸事実が含まれる。
一本発明方法は、ゲートのエツチング用に二つの層、即
ち窒化物層及び酸化物層のみを付加すればよいので単純
である。
ち窒化物層及び酸化物層のみを付加すればよいので単純
である。
一ゲート同士の間隔が、特に後述するように窒化物層を
覆う酸化物層の厚みに左右されないため、厳密に決定さ
れる。
覆う酸化物層の厚みに左右されないため、厳密に決定さ
れる。
一本発明方法によって、多結晶シリコンのゲートも、ケ
イ化物で被覆された多結晶シリコンのゲートも製造され
得る。
イ化物で被覆された多結晶シリコンのゲートも製造され
得る。
本発明の他の特徴は、以下の記述ならびに添付図面に基
づ４．を牝１’より明らかになるだろう。各図において
、同一の要素には同一の参照符号を付し、また様々々型
要素寸法及び比率はより明瞭であるように実際とは変え
て示した。
づ４．を牝１’より明らかになるだろう。各図において
、同一の要素には同一の参照符号を付し、また様々々型
要素寸法及び比率はより明瞭であるように実際とは変え
て示した。
第１図に、少なくとも一つの酸化物層２及び一つの多結
晶シリコン層３で被覆されたシリコン半導体基板１を概
略的に示す。
晶シリコン層３で被覆されたシリコン半導体基板１を概
略的に示す。
本発明による方法は、高濃度にドープされた多結晶シリ
コンのゲートの製造にも、高濃度にドープされ、ケイ化
物で被覆された多結晶シリコン二重層から成るゲートの
製造にも用いられ得る。図示した具体例の場合、多結晶
シリコン層３は酸化物層２上に堆積され、かつ中性雰囲
気中でのアニーリングの後にケイ化物を生成する金属の
層で被覆されている。ここで用いられる金属は、例えば
タンタルであシ得る。
コンのゲートの製造にも、高濃度にドープされ、ケイ化
物で被覆された多結晶シリコン二重層から成るゲートの
製造にも用いられ得る。図示した具体例の場合、多結晶
シリコン層３は酸化物層２上に堆積され、かつ中性雰囲
気中でのアニーリングの後にケイ化物を生成する金属の
層で被覆されている。ここで用いられる金属は、例えば
タンタルであシ得る。
本発明方法の第一の工程は、第１図に示すように、層３
上にシリコン窒化物５ｉ３Ｎ４０層４、次いでシリコン
酸化物５ｉ０２の層５を堆積することである。
上にシリコン窒化物５ｉ３Ｎ４０層４、次いでシリコン
酸化物５ｉ０２の層５を堆積することである。
前記酸化物は例えば、大気圧下にかあるいは低圧下に気
相中で堆積され得る。
相中で堆積され得る。
一例として、多結晶シリコン層３の厚みは５０００又、
シリコン窒化物層４の厚みは５００λ、及びシリコン酸
化物層５の厚みは１μｍであり得る。
シリコン窒化物層４の厚みは５００λ、及びシリコン酸
化物層５の厚みは１μｍであり得る。
窒化物層上に酸化物を成長させることは実際上不可能で
あシ、従って酸化物は窒化物上に堆積しなければなら々
いという点が留意されるべきである。
あシ、従って酸化物は窒化物上に堆積しなければなら々
いという点が留意されるべきである。
次に、第２図に示すように、二つの層４及び５にホトエ
ツチング技術によって穴７を６ける。
ツチング技術によって穴７を６ける。
この作業は、並び合う２個のゲートの一方の幅を規定す
る。
る。
ホトエツチングは、公知のように実施する。即ち、まず
酸化物層５上に例えばポジ型の感光性樹脂６を塗布し、
この樹脂６をベーキングによって硬化させる。次いで例
えばガラス上のクロムのようなマスクを、エツチングす
る窓を規定するべく上記樹脂６上に適用する。樹脂６を
、マスク越しに紫外線に晒す。続いて、露光しなかった
樹脂部分を残留させ得るに適当な品物を用いて、露光し
た樹脂部分を溶解する。こうして酸化物及び窒化物をエ
ツチングし、穴７を設ける。
酸化物層５上に例えばポジ型の感光性樹脂６を塗布し、
この樹脂６をベーキングによって硬化させる。次いで例
えばガラス上のクロムのようなマスクを、エツチングす
る窓を規定するべく上記樹脂６上に適用する。樹脂６を
、マスク越しに紫外線に晒す。続いて、露光しなかった
樹脂部分を残留させ得るに適当な品物を用いて、露光し
た樹脂部分を溶解する。こうして酸化物及び窒化物をエ
ツチングし、穴７を設ける。
実施するエツチングは、化学的エツチングであっても、
乾式プラズマエツチングであってもよい。
乾式プラズマエツチングであってもよい。
エツチングが窒化物及び酸化物にのみ施され、多結晶シ
リコンもしくはケイ化物にまで及ばないことを確実にす
るには、化学的エツチングの場合用いる品物の作用時間
を調整しなければならず、またプラズマエツチング法を
採用する場合は選択的なガスを適宜選択する必要がある
。
リコンもしくはケイ化物にまで及ばないことを確実にす
るには、化学的エツチングの場合用いる品物の作用時間
を調整しなければならず、またプラズマエツチング法を
採用する場合は選択的なガスを適宜選択する必要がある
。
次の工程では、初めに前工程で用いた樹脂を剥取シ、次
いで酸化物層５を還元によって一部除去する。酸化物層
５の横方向除去の結果として、窒化物層４が横方向にお
いて一定の距離にわたり露出する。この工程は、第３図
に示す。窒化物層４の、上記のようにして露出した部分
の幅を、記号！で表わす。この幅℃が並び合う２個のゲ
ート同士の間隔を決定するので、この工程は非常に重要
である。
いで酸化物層５を還元によって一部除去する。酸化物層
５の横方向除去の結果として、窒化物層４が横方向にお
いて一定の距離にわたり露出する。この工程は、第３図
に示す。窒化物層４の、上記のようにして露出した部分
の幅を、記号！で表わす。この幅℃が並び合う２個のゲ
ート同士の間隔を決定するので、この工程は非常に重要
である。
この部分還元工程は、所望のゲート間隔が高精度で達成
されるように実施し得る。このことは、還元を実現する
品物を作用させるべき時間の長さを、所望のゲート間隔
の関数として算出すれば可能である。
されるように実施し得る。このことは、還元を実現する
品物を作用させるべき時間の長さを、所望のゲート間隔
の関数として算出すれば可能である。
きわめて特定の条件の下で、酸化物５は毎分１’０００
Ｘで除去できる。精度向上のために、用いる品物を水で
稀釈することによυ還元の速度を低下させることが可能
である。
Ｘで除去できる。精度向上のために、用いる品物を水で
稀釈することによυ還元の速度を低下させることが可能
である。
窒化物層４の露出部分の幅である寸法りに関して達成さ
れる厳密さが、酸化物層５の厚みには従属せず、ただ還
元時間にのみ従属することは、きわめて重要な留意すべ
き点である。
れる厳密さが、酸化物層５の厚みには従属せず、ただ還
元時間にのみ従属することは、きわめて重要な留意すべ
き点である。
たとえ酸化物層５の厚みが０．８μｍから１μｍの範囲
で様々であったとしても、窒化物層４の露出部分の幅℃
は一定であり、なぜなら幅２を決定するのは横方向での
還元で、酸化物層５の厚みは考慮の必要がないからであ
る。
で様々であったとしても、窒化物層４の露出部分の幅℃
は一定であり、なぜなら幅２を決定するのは横方向での
還元で、酸化物層５の厚みは考慮の必要がないからであ
る。
第４図に示した次の工程において、第二の工程で鳴けた
穴７の中に酸化物を成長させる。
穴７の中に酸化物を成長させる。
酸化物層８を上記のように穴７の中に限って形成するの
は、窒化物４が容易に酸化しないからである。
は、窒化物４が容易に酸化しないからである。
得られる構造は、横方向に連続して位置する窒化物４の
露出部分と、重なり合った窒化物堆積４及び酸化物堆積
５と、窒化物４の露出部分と、酸化物８とから成る組合
せの反復によって構成される。
露出部分と、重なり合った窒化物堆積４及び酸化物堆積
５と、窒化物４の露出部分と、酸化物８とから成る組合
せの反復によって構成される。
第５図に示した次の工程は、窒化物４の露出部分と、そ
の下側の多結晶シリコンかあるいはケイ化物で被覆され
た多結晶シリコンの層３の除去を含む。− 上記除去作業は、化学的エツチングによっても、またプ
ラズマエツチングによっても実施可能である。
の下側の多結晶シリコンかあるいはケイ化物で被覆され
た多結晶シリコンの層３の除去を含む。− 上記除去作業は、化学的エツチングによっても、またプ
ラズマエツチングによっても実施可能である。
こうして、第５図から知見され得るように、互いに距離
λだけ離隔した複数個のゲートが得られる。
λだけ離隔した複数個のゲートが得られる。
得られたゲートを被覆している窒化物層４及び酸化物層
５並びに酸化物層８は除去し得る。
５並びに酸化物層８は除去し得る。
第５図の工程の後に、酸化物層５にホトエツチングを施
すことによって、僅かな間隔で並び合った複数個のゲー
トを有する集積回路の境界を確定し得る。集積回路の境
界を例えば第２図の工程の後に確定することも可能であ
る。
すことによって、僅かな間隔で並び合った複数個のゲー
トを有する集積回路の境界を確定し得る。集積回路の境
界を例えば第２図の工程の後に確定することも可能であ
る。
本発明方法によって、厳密に規定された間隔を互いに有
して並び合う複数個のゲートを形成し得、しかも前記間
隔は約０．２μｍまで減少し得る。このような間隔の設
定は、用いるマスキング技術にも酸化物層の厚みにも従
属せず、ただ還元の持続時間の正確さにのみ従属する。
して並び合う複数個のゲートを形成し得、しかも前記間
隔は約０．２μｍまで減少し得る。このような間隔の設
定は、用いるマスキング技術にも酸化物層の厚みにも従
属せず、ただ還元の持続時間の正確さにのみ従属する。
本発明方法は、電荷結合素子（ＯＯＤ ）であればその
含むゲートアレイが一つであれ複数であれ、該素子の製
造に特に有利である。
含むゲートアレイが一つであれ複数であれ、該素子の製
造に特に有利である。
第１図〜第５図は本発明による方法を実意に適用する際
の連続する諸工程をそれぞれ示す説明図である。 １・・・基板、２．８・・・酸化物層、３・・・多結晶
シリコン層、４・・・シリコン窒化物層、５・・・シリ
コン酸化物層、６・・・感光性樹脂、７・・・穴。 （″ ｒ
の連続する諸工程をそれぞれ示す説明図である。 １・・・基板、２．８・・・酸化物層、３・・・多結晶
シリコン層、４・・・シリコン窒化物層、５・・・シリ
コン酸化物層、６・・・感光性樹脂、７・・・穴。 （″ ｒ
Claims (4)
- （１）少なくとも一つの酸化物層と、一つの多結晶シリ
コン層と、必要であれば更に一つのケイ化物層とによつ
て被覆されたシリコン半導体基板上に形成される集積回
路の複数個のゲートを製造する方法であつて、 １）シリコン窒化物層及びシリコン酸化物層を連続的に
堆積する工程、 ２）前記二つの層にホトエッチング法によつて穴をあけ
る工程、 ３）連続して並び合う２個のゲート同士の間隔を決定す
る一定の距離にわたつてシリコン窒化物層を露出するべ
く、シリコン酸化物層を還元により一部除去する工程、 ４）第二の工程であけた穴の中に酸化物を成長させる工
程、及び ５）シリコン窒化物層の第三の工程で露出した部分と、
該部分下側のあるいは形成されたケイ化物層並びに多結
晶シリコン層とを除去する工程 を含む製造方法。 - （２）シリコン酸化物層を大気圧下にかあるいは低圧下
に気相中で堆積することを特徴とする特許請求の範囲第
１項に記載の方法。 - （３）穴を化学的エッチング法によつてかあるいは乾式
プラズマエッチング法によつてあけることを特徴とする
特許請求の範囲第１項に記載の方法。 - （４）シリコン窒化物層の露出部分を化学的エッチング
法によつてかあるいは乾式プラズマエッチング法によつ
て除去することを特徴とする特許請求の範囲第１項に記
載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8416871 | 1984-11-06 | ||
| FR8416871A FR2573919B1 (fr) | 1984-11-06 | 1984-11-06 | Procede de fabrication de grilles pour circuit integre |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61245574A true JPS61245574A (ja) | 1986-10-31 |
Family
ID=9309297
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60247842A Pending JPS61245574A (ja) | 1984-11-06 | 1985-11-05 | 集積回路のゲ−ト製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4738683A (ja) |
| EP (1) | EP0181812A1 (ja) |
| JP (1) | JPS61245574A (ja) |
| FR (1) | FR2573919B1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4812418A (en) * | 1987-11-27 | 1989-03-14 | Motorola, Inc. | Micron and submicron patterning without using a lithographic mask having submicron dimensions |
| JP2971085B2 (ja) * | 1990-02-13 | 1999-11-02 | 沖電気工業株式会社 | 半導体装置の製造方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4063992A (en) * | 1975-05-27 | 1977-12-20 | Fairchild Camera And Instrument Corporation | Edge etch method for producing narrow openings to the surface of materials |
| GB1527894A (en) * | 1975-10-15 | 1978-10-11 | Mullard Ltd | Methods of manufacturing electronic devices |
| NL8105559A (nl) * | 1981-12-10 | 1983-07-01 | Philips Nv | Werkwijze voor het aanbrengen van een smalle groef in een substraatgebied, in het bijzonder een halfgeleidersubstraatgebied. |
| NL8202686A (nl) * | 1982-07-05 | 1984-02-01 | Philips Nv | Werkwijze ter vervaardiging van een veldeffektinrichting met geisoleerde stuurelektrode, en inrichting vervaardigd volgens de werkwijze. |
| NL8301262A (nl) * | 1983-04-11 | 1984-11-01 | Philips Nv | Werkwijze voor het vervaardigen van een halfgeleiderinrichting, waarbij met behulp van ionenimplantatie patronen worden aangebracht in een laag siliciumnitride. |
| NL8302541A (nl) * | 1983-07-15 | 1985-02-01 | Philips Nv | Werkwijze ter vervaardiging van een halfgeleiderinrichting, en halfgeleiderinrichting vervaardigd volgens de werkwijze. |
| NL8400224A (nl) * | 1984-01-25 | 1985-08-16 | Philips Nv | Werkwijze ter vervaardiging van een halfgeleiderinrichting en inrichting vervaardigd door toepassing daarvan. |
-
1984
- 1984-11-06 FR FR8416871A patent/FR2573919B1/fr not_active Expired
-
1985
- 1985-10-30 US US06/792,975 patent/US4738683A/en not_active Expired - Fee Related
- 1985-11-04 EP EP85402109A patent/EP0181812A1/fr not_active Withdrawn
- 1985-11-05 JP JP60247842A patent/JPS61245574A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| US4738683A (en) | 1988-04-19 |
| EP0181812A1 (fr) | 1986-05-21 |
| FR2573919A1 (fr) | 1986-05-30 |
| FR2573919B1 (fr) | 1987-07-17 |
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