JPS61246841A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は情報処理装置に係り、特に指定回数だけループ
を実行したあとループを抜は出すときに使用する分岐命
令の一種であるＢＣＴ命令等の高速処理に関する。

〔発明の背景〕

情報処理装置で使用される分岐命令の一種にＢＣＴ　（
Ｂｒａｎｃｈ　ｏｎ　Ｃｏｕｎ七）命令がある。第２図
にＢＣＴ命令のフォーマット例を示す。ＢＣＴ命令は、
Ｒ，フィールドによって指定される汎用レジスタの内容
を代数的に−１する。そして、演算後の該レジスタの内
容がテストされ、もし内容がゼロならば分岐は生じない
。もし内容がゼロでなければ、次命令実行アドレスは分
岐アドレスに置き換うられ、分岐が生じる。分岐先アド
レスは（Ｘ２）＋　（Ｂ２　）＋Ｄ２によって求める。

このＢＣＴ命令において分岐するが分岐しないかを判定
するためには、汎用レジスタの内容を読出す時間と、代
数的に１を減算する時間と、演算結果がゼロかどうかを
判定する時間が必要である。

従来の情報処理装置では、このＢＣＴ命令を高速化する
ために、汎用レジスタとしてＲＡＭ　（ＩＣメモリ）を
使用せずにフリップフロップによるレジスタを使用して
読出し時間を高速化し、また。

ゼロ判定に演算器を使用しないで、直接汎用レジスタの
値が１の減算後にゼロになるか否かをテストし、ゼロ判
定の時間を減らしている。しかし。

ＲＡＭを使用しないでフリップフロップにより汎用レジ
スタを構成するため、ゲート数が多くなりＩＣ数も増え
、汎用レジスタとしてＲＡＭを使用するのが一般的な中
小形機には適さなかった。

〔発明の目的〕

本発明の目的は、汎用レジスタとしてＲＡＭを使用して
いる情報処理装置においてもＢＣＴ命令等を高速化する
方式を提供することにある。

〔発明の概要〕 ＢＣＴ命令において１の減算結果がゼロになるためには
、汎用レジスタの減算前の値が１であることは明らかで
あり、その値は直前の汎用レジスタにデータを格納する
時点で知ることができる。

本発明はこの点に注目し、汎用レジスタにデータを格納
する毎に、書込みデータが′１″であるかどうかをテス
トし、その結果をフラグレジスタに退避しておく。そし
て、ＢＣＴ命令を実行するとき、汎用レジスタのデータ
を読み出す代りにこのフラグレジスタの内容を見て１分
岐条件が成立するか否か判定する。

〔発明の実施例〕

第１図は本発明の情報処理装置の一実施例で。

本発明に関係のある構成のみ示している。

第１図において、アドレスレジスタ１は記憶装置２の汎
用レジスタ番号を示す。記憶装置２は汎用レジスタ（Ｇ
Ｒ）として使用されるＲＡＭであり、こＮでは汎用レジ
スタ番号０〜Ｆの１６個の汎用レジスタを格納するとす
る６選択回路４は、記憶装置２か主記憶装置３の出力か
、あるいは定数ｉｔ　１　ｎのいずれかを選択する回路
である。演算回路５は記憶装Ｗ２の出力と選択回路４の
出力との間の演算を行い１判定回路６は演算回路５の出
力が（１）＋−であるか否か判定する回路である。

デコーダ７はアドレスレジスタ１の内容をデコードして
、汎用レジスタ番号０〜Ｆに対応する１６個の出力線２
１０〜２１５の一つをｇｔ　１　ｎとするものである。

フラグレジスタ８は１６個のフリップフロップ１００〜
１１５で構成され、各フリップフロップ（ビット）は汎
用レジスタ番号０−Ｆに対応している。選択回路９はフ
ラグレジスタ８中の、アドレスレジスタ１で指定される
フリップフロップを選択する回路である。アンドゲート
１０は１選択回路９の出力線２２１とＢＣＴ命令の実行
を示すＢＣＴ信号線２２２とのアンド条件をとり、結果
を線２２３に出力する。

以下、第３図の命令語の組合せのプログラムに従って第
１図の動作を説明する。第３図中、ＬＡ。

ＡＲ，ＢＣＴ、ＳＴは命令コード、ＧＲは汎用レジスタ
、ＭＳは主記憶装置を示す。

第３図のプログラムは次の如き意味をもっている。まず
、付番１０のＬＡ（ロード）命令において主記憶装置の
１番地よりデータを読出し、汎用レジスタＧＲ７にルー
プ回数を書込む。本例では。

ループ回数は（５）、ｓであるとする。次の付番２０の
ＡＲ（加算）命令では、汎用レジスタＧＲ２と汎用レジ
スタＧＲ３の加算を行い、結果をＧＲ２に格納する。次
の付番３０のＢＣＴ命令では。

汎用レジスタＧＲ７から１を減算し、結果の（４）、６
をＧＲ７に格納する。そして、減算の結果がゼロではな
いために付番２０に分岐し、再びＡＲ命令を実行する。

以下、付番２０と３０の命令を各５回実行し、５回目の
ＢＣＴ命令において、ＧＲ７の減算結果がゼロとなる。

したがって１分岐条件が不成立となり１次の命令である
付番４ｏのＳＴ（ストア）命令を実行し、主記憶装置に
汎用レジスタＧＲ２の内容が書込まれる。

このプログラムのＢＣＴ命令に関係のある汎用レジスタ
ＧＲ７に注目して、第１図の実施例の動作を説明する。

付番ｌＯのＬＡ命令においては、ＧＲ７の汎用レジスタ
番号（７）、、がアドレスレジスタ１にセットされ、主
記憶装置３からの読出しデータ（５）ｓ　ａが、選択回
路４、演算回路５を経由して記憶装［２の汎用レジスタ
ＧＲ７の位置に格納される。このとき演算回路５の出力
を判定回路６に入力し、演算結果が（１）１８かどうか
テストする。そして、もしく１）□。であれば１判定回
路６の出力線はａｔ　１”となり、もしく１）１６でな
ければ判定回路６の出力は０となる。本例の場合は演算
回路５の出力は（５）、、であり、出力線１２０には“
０″が印加される。一方、アドレスレジスタ１の出力は
デコーダ１６に入力されており。

そのデコード結果により、汎用レジスタ番号７に対応す
る線２０７がタイミング信号ＴＰとアンドがとられパ１
”となる。従って、フラグレジスタ８のフリップフロッ
プ１０７　（ビット７）に対してクロック入力が加えら
れ、判定回路６の出力信号である′Ｏ′″がセットされ
る。

次の特番２０のＡＲ全命令おいては、記憶装置２の汎用
レジスタＧＲ２と汎用レジスタＧＲ３の加算が行われ、
結果がＧＲ２に格納されるが、この場合１判定回路６、
デコーダ７、選択回路９等は何ら関与せず、フラグレジ
スタ８の内容はそのま５である。

特番３０におけるＢＣＴ命令では、アドレスレジスタ１
に汎用レジスタ番号の（７）１Ｇがセットされ、記憶装
！［２からＧＲ７の内容が読出され、演算回路５の一方
に入力される。演算回路５の他方の入力には定数（１）
ｔｓが選択回路４により選択部されて入力される。そし
て、演算回路５の演算結果の（４）１　ｇが記憶装！ｆ
２に入力され。

そのＧＲ７の位置に書込まれる。

この時、ＢＣＴ命令の分岐条件が成立するかどうかの判
定は、アドレスレジスタｌの出力が選択回路９に加えら
れ、ＧＲ７に対応するフラグレジスタ８のフリップフロ
ップ１０７の出力を選択し、該選択回路９の出力線２２
１とＢＣＴ命令の実行を示すＢＣＴ信号線２２２とのア
ンド条件をアンドゲート１０によりとることにより行わ
れる。本例の場合は、フラグレジスタ８のフリッププロ
ップ１０７の値は特番１０のＬＡ命令において０″にセ
ットされているため、アンドゲート１０のアンド条件は
不成立であり１分岐アドレスが選択されて特番２０のＡ
Ｒ全命令分岐する。そして、次のＢＣＴ命令のために、
演算回路５の出力（４）□６が判定回路６に入力され、
前記と同様にしてフラグレジスタ８のフリッププロップ
１０７は再び０”にセットされる。

特番２０と３０の命令を繰返したあと、４回目のＢＣＴ
命令においては演算回路５の出力は（１）、８となり１
判定回路６の出力線１２０に′１”が印加され、フラグ
レジスタ８のフリップフロップ１０７はＲ１ｊｊにセッ
トされる。

５回目のＢＣＴ命令の実行時１分岐条件が成立するかど
うかの判定のため、アドレスレジスタ１に（７）＊　、
がセットされて選択回路９に入力され、フラグレジスタ
８のフリッププロップ１０７を選択する。この時、ブリ
ップフロップ１０７は′ｌ″にセットされているため、
ゲート１０の出力線２２３は″１″となり、分岐条件が
不成立となり、特番４０のＳＴ命令が実行される。

本発明によれば、ＢＣＴ命令の分岐条件の判定に必要な
処理時間は、アドレスレジスタ１に汎用レジスタ番号を
セットしてから、選択回路９とアンドゲート１０のゲー
ト遅延時間だけで良く、記憶装置２の読出し時間、演算
回路５における減算時間及び判定回路６の判定時間を省
くことが可能となる。

なお１本実施例においてはＢＣＴ命令について述べてい
るが１本発明はＢＣＴ命令に限定されないことは明らか
である１例えば汎用レジスタの書込みデータがゼロであ
ることをフラグレジスタに退避しておき、以下の除算命
令において除数である汎用レジスタの値がゼロであれば
、データエラーとする場合なども同様に、データエラー
の検出が高速化できる。

〔発明の効果〕

本発明によれば、汎用レジスタの続出時間、演算回路に
おける処理時間、及びデータの判定時間を省くことが可
能であり、汎用レジスタの値をテストする命令の高速化
が可能となる。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図はＢＣ
Ｔ命令のフォーマット例を示す図、第３図はプログラム
例を示す図である。 １・・・アドレスレジスタ、　　２・・・汎用レジスタ
用記憶装置、　３・・・主記憶装置、　４・・・選択回
路、５・・・演算回路、　６・・・判定回路、　７・・
・デコーダ、　　８・・・フラグレジスタ、　９・・・
選択回路、１０・・・アンドゲート。

Claims (1)

【特許請求の範囲】
1. （１）複数の汎用レジスタと、汎用レジスタのいずれを
   選択するかを示すアドレスレジスタと、汎用レジスタに
   書込むデータのテスト条件を判定する判定回路と、該判
   定回路の判定結果を退避するための各汎用レジスタに対
   応した数のフラグレジスタと、上記アドレスレジスタで
   示される汎用レジスタに対応したフラグレジスタの出力
   を選択するための選択回路とを具備し、汎用レジスタの
   いずれか一つにデータを書込む時、該書込データのテス
   ト条件を上記判定回路により判定し、その結果を対応し
   た上記フラグレジスタに書込み、汎用レジスタの内容を
   テストする命令を実行するときに、汎用レジスタのデー
   タを読出す代わりに上記選択回路で該当汎用レジスタに
   対応するフラグレジスタの出力を選択することを特徴と
   する情報処理装置。