JPS61246866A - シングル・チツプ・マイクロコンピユ−タ - Google Patents
シングル・チツプ・マイクロコンピユ−タInfo
- Publication number
- JPS61246866A JPS61246866A JP60087872A JP8787285A JPS61246866A JP S61246866 A JPS61246866 A JP S61246866A JP 60087872 A JP60087872 A JP 60087872A JP 8787285 A JP8787285 A JP 8787285A JP S61246866 A JPS61246866 A JP S61246866A
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
- G06F15/7839—Architectures of general purpose stored program computers comprising a single central processing unit with memory
- G06F15/7842—Architectures of general purpose stored program computers comprising a single central processing unit with memory on one IC chip (single chip microcontrollers)
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
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- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、シングル・チップ・マイクロコンピュータ
、特にその汎用タイマに関するものである。
、特にその汎用タイマに関するものである。
第２図は従来のシングル・チップ・マイクロコンピュー
タの汎用タイマをウォッチドッグタイマとして使用する
場合の構成を示すブロック図であり、図において（１）
はシングル・チップ・マイクロコンピュータ、（２）は
汎用タイマ、（３）はタイマ入出力端子、＋４）Ｕタイ
マ出方制御回路で、出力機能のときｈ、”ｏ”レベルア
クティブのＮチャンネルオーブンドレイン回路が動作す
る。（５）はカウンタ、＋６）ｆｌタイマ機能制御レジ
スタ、＋７１ ＨＣＰＵ 、 １８）はＲ錆、（９）は
ＲＡＭ、 （１０） Ｕ汎用入出カ回路、（１１）は
リセット入力端子、（１２）ハ外部すセット入方、（１
３）はプルアップ抵抗、（１４）、（１５）はワンショ
ットマルチバイブレータである。
タの汎用タイマをウォッチドッグタイマとして使用する
場合の構成を示すブロック図であり、図において（１）
はシングル・チップ・マイクロコンピュータ、（２）は
汎用タイマ、（３）はタイマ入出力端子、＋４）Ｕタイ
マ出方制御回路で、出力機能のときｈ、”ｏ”レベルア
クティブのＮチャンネルオーブンドレイン回路が動作す
る。（５）はカウンタ、＋６）ｆｌタイマ機能制御レジ
スタ、＋７１ ＨＣＰＵ 、 １８）はＲ錆、（９）は
ＲＡＭ、 （１０） Ｕ汎用入出カ回路、（１１）は
リセット入力端子、（１２）ハ外部すセット入方、（１
３）はプルアップ抵抗、（１４）、（１５）はワンショ
ットマルチバイブレータである。
次に動作について説明する。
外部リセット入力端子（１２）ｔ−＠０”レベルにする
と、リセット入力端子（１１）が＠ｏ＃レベルになシ、
シングル・チップ・マイクロコンピュータ（１）は直ち
にリセット状態に移行する。こととき、プログラムによ
りて入力機能と出力機能の切シ換えが行なわれる端子は
入力機能のモードとなる。タイマ入出力端子Ｇ３）も入
力モードとなり、プルアップ抵抗（１３）のため、電位
は１１＃レベルとなる。
と、リセット入力端子（１１）が＠ｏ＃レベルになシ、
シングル・チップ・マイクロコンピュータ（１）は直ち
にリセット状態に移行する。こととき、プログラムによ
りて入力機能と出力機能の切シ換えが行なわれる端子は
入力機能のモードとなる。タイマ入出力端子Ｇ３）も入
力モードとなり、プルアップ抵抗（１３）のため、電位
は１１＃レベルとなる。
外部リセット入力端子（１２）を″″１＃１＃レベルと
、リセット入力端子（１１）が＠１”レベルとなｆｆ
、ＣＰＵ （７）は所定のタイミングでプログラムの実
行を開始する。このプログラムの初期設定の部分に、汎
用タイマ（２）の機能の設定も含まれる。タイマの設定
は、まずタイマ機能設定レジスタ（６１を操作してカウ
ンタ（５）のカウント源を閉じ、次にカウンタ１５）の
カウンタそのものとりロードレジスタに所定のカウント
数を設定し、次にタイマ機能設定レジスタ（６）を再度
操作してタイマ出力制御回路（４）全能動にしてタイマ
入出力端子（３）ｔ−出力モードにし、カウンタ（５）
のカウント源を内部クロックにする。
、リセット入力端子（１１）が＠１”レベルとなｆｆ
、ＣＰＵ （７）は所定のタイミングでプログラムの実
行を開始する。このプログラムの初期設定の部分に、汎
用タイマ（２）の機能の設定も含まれる。タイマの設定
は、まずタイマ機能設定レジスタ（６１を操作してカウ
ンタ（５）のカウント源を閉じ、次にカウンタ１５）の
カウンタそのものとりロードレジスタに所定のカウント
数を設定し、次にタイマ機能設定レジスタ（６）を再度
操作してタイマ出力制御回路（４）全能動にしてタイマ
入出力端子（３）ｔ−出力モードにし、カウンタ（５）
のカウント源を内部クロックにする。
以上の操作で汎用タイマ（２）の初期設定が完了するが
、タイマ入出力端子（３）の電位は“ｌ＃レベルのまま
である。マイクロコンピュータ（１）が正常動作中は、
定期的にカウンタ（５）の値を書き直すプログラムにな
っており、オーバフローは生じないが、マイクロコンピ
ュータ（１）が暴走して、カウンタ（５）の値を書き直
すルーチンを実行しなくなれば、カウンタ（５）はオー
バフローを生じ、タイマ入出力端子（３）の出力は１０
＃レベルになる。
、タイマ入出力端子（３）の電位は“ｌ＃レベルのまま
である。マイクロコンピュータ（１）が正常動作中は、
定期的にカウンタ（５）の値を書き直すプログラムにな
っており、オーバフローは生じないが、マイクロコンピ
ュータ（１）が暴走して、カウンタ（５）の値を書き直
すルーチンを実行しなくなれば、カウンタ（５）はオー
バフローを生じ、タイマ入出力端子（３）の出力は１０
＃レベルになる。
この変化によジワンショットマルチバイブレータ（１４
）のＱ出力端子から正のパルスが発生する。
）のＱ出力端子から正のパルスが発生する。
このパルスの立下がりによって次段のワンショットマル
チバイブレータ（１５）のＱ出力端子からマイクロコン
ピュータ（１）のリセットに十分な幅のパルスが発生す
る。これがリセット入力端子（１１）に伝達され、マイ
クロコンピュータ（１）はリセット動作を行ない、タイ
マ入出力端子（３）は入力モードとなって、プルアップ
抵抗（１３）によシ、電位は＠１”レベルに戻る。以下
、リセット入力端子（１２）を＠１”レベルにした場合
と同様な動作が行なわれる。
チバイブレータ（１５）のＱ出力端子からマイクロコン
ピュータ（１）のリセットに十分な幅のパルスが発生す
る。これがリセット入力端子（１１）に伝達され、マイ
クロコンピュータ（１）はリセット動作を行ない、タイ
マ入出力端子（３）は入力モードとなって、プルアップ
抵抗（１３）によシ、電位は＠１”レベルに戻る。以下
、リセット入力端子（１２）を＠１”レベルにした場合
と同様な動作が行なわれる。
上記の場合に外付けのワンショットマルチバイブレータ
（１４）、（１５）による遅延回路を省いて、タイマ入
出力端子（３）とリセット入力端子＜ １１ ） ’ｅ
直結すると、タイマ入出力端子（３）の出力が１０ルベ
ルになった途端リセットがかかり始め、汎用タイマ（２
）が入力モードにな）、リセットパルスの幅が極めて狭
くなり、リセット回路が内部で完全な動作を行なわなく
なることがある。
（１４）、（１５）による遅延回路を省いて、タイマ入
出力端子（３）とリセット入力端子＜ １１ ） ’ｅ
直結すると、タイマ入出力端子（３）の出力が１０ルベ
ルになった途端リセットがかかり始め、汎用タイマ（２
）が入力モードにな）、リセットパルスの幅が極めて狭
くなり、リセット回路が内部で完全な動作を行なわなく
なることがある。
従来のシングル・チップ・マイクロコンピュータは以上
のように構成されていて、汎用タイマ（２）をウォッチ
ドッグタイマとして用いるためには、遅延回路を外付け
する必要があるという問題点があった。
のように構成されていて、汎用タイマ（２）をウォッチ
ドッグタイマとして用いるためには、遅延回路を外付け
する必要があるという問題点があった。
この発明は、上記のような従来のものの問題点に鑑みて
な富れたもので、汎用タイマをウォッチドッグタイマに
用いる場合にも、外付けの遅延回路を必要としないシン
グル・チップ・マイクロコンピュータを提供することを
目的とするものである。
な富れたもので、汎用タイマをウォッチドッグタイマに
用いる場合にも、外付けの遅延回路を必要としないシン
グル・チップ・マイクロコンピュータを提供することを
目的とするものである。
この発明に係るマイクロコンピュータは、内部に汎用タ
イマ（２）のタイマ機能設定回路（６）のリセットタイ
ミングを当該マイクロコンピュータ内の他の部分のリセ
ットタイミングよシ遅延させる遅延回路を内蔵したもの
である。
イマ（２）のタイマ機能設定回路（６）のリセットタイ
ミングを当該マイクロコンピュータ内の他の部分のリセ
ットタイミングよシ遅延させる遅延回路を内蔵したもの
である。
との発明においては、カウンタ（５）のオーツくフロー
が生じ、タイマ入出力端子（３）の出力が１０＃レベル
になると、他の部分にリセットがかかり始めるが、汎用
タイマ自体１２）にリセットがかかるのは内蔵遅延回路
によって遅れ、汎用タイマ（２）が入力モードになるの
が遅れ、内部リセット回路が完全に動作を行なう。
が生じ、タイマ入出力端子（３）の出力が１０＃レベル
になると、他の部分にリセットがかかり始めるが、汎用
タイマ自体１２）にリセットがかかるのは内蔵遅延回路
によって遅れ、汎用タイマ（２）が入力モードになるの
が遅れ、内部リセット回路が完全に動作を行なう。
第１図はこの発明の実施例を示すブロック図であり、図
において（３） 、 ＋４１ 、 （５） 、 （６）
、 ［７） 、 ＋８） 、 ＋９１ 。
において（３） 、 ＋４１ 、 （５） 、 （６）
、 ［７） 、 ＋８） 、 ＋９１ 。
（１０） 、 （１１） 、 （１３）は第２図の同一
符号が示すものと同一のものであり、（ｌａ）はこの発
明に係るマイクロコンピュータ、Ｃ２＆）はこの発明に
係る汎用タイマ％（１６）はリセットタイミング遅延回
路である。
符号が示すものと同一のものであり、（ｌａ）はこの発
明に係るマイクロコンピュータ、Ｃ２＆）はこの発明に
係る汎用タイマ％（１６）はリセットタイミング遅延回
路である。
次に動作について説明する。
リセット入力端子（１１） ｔ″″０”レベルにすると
、シングル・チップ・マイクロコンピュータ（ｌａ）は
汎用タイマ（２ａ）部分會除いて直ちにリセット状態に
移行する。汎用タイマ（２ａ）も所定の遅延の後、リセ
ット状態となシ、タイマ入出力端子（３）は入力モード
となる。リセット入力端子（１１）に＠Ｏｍレベルを印
加することをやめると、プルアップ抵抗（１３）の作用
によシ、リセット入力端子（１１）電圧は″１”レベル
となり 、ＣＰＵ （７）は所定のタイミングでプログ
ラムの実行を開始する。ＣＰＵ（７）がプログラムの実
行を開始する以前に、リセットタイミング遅延回路（１
６）の出力は、リセットを解除する状態になっている。
、シングル・チップ・マイクロコンピュータ（ｌａ）は
汎用タイマ（２ａ）部分會除いて直ちにリセット状態に
移行する。汎用タイマ（２ａ）も所定の遅延の後、リセ
ット状態となシ、タイマ入出力端子（３）は入力モード
となる。リセット入力端子（１１）に＠Ｏｍレベルを印
加することをやめると、プルアップ抵抗（１３）の作用
によシ、リセット入力端子（１１）電圧は″１”レベル
となり 、ＣＰＵ （７）は所定のタイミングでプログ
ラムの実行を開始する。ＣＰＵ（７）がプログラムの実
行を開始する以前に、リセットタイミング遅延回路（１
６）の出力は、リセットを解除する状態になっている。
ＣＰＵ（７）のプログラムの初期設定の部分に、汎用タ
イマ（２ａ）の機能の設定も含まれる。タイマの設定は
従来のものの場合と全く同様に、まずタイマ機能設定レ
ジスタ（６）′ｆ：操作してカウンタ（５）のカウント
源を閉じ次にカウンタ（５）のカウンタそのものとりロ
ードレジスタに所定のカウント数を設定し、次にタイマ
機能設定レジスタ（６）全再度操作してタイマ出力制御
回路（４）全能動にしてタイマ入出力端子（３）全出力
モードにし、カウンタ（５）のカウント源を内部クロッ
クとする。
イマ（２ａ）の機能の設定も含まれる。タイマの設定は
従来のものの場合と全く同様に、まずタイマ機能設定レ
ジスタ（６）′ｆ：操作してカウンタ（５）のカウント
源を閉じ次にカウンタ（５）のカウンタそのものとりロ
ードレジスタに所定のカウント数を設定し、次にタイマ
機能設定レジスタ（６）全再度操作してタイマ出力制御
回路（４）全能動にしてタイマ入出力端子（３）全出力
モードにし、カウンタ（５）のカウント源を内部クロッ
クとする。
以上の操作で汎用タイマ（２ａ）の初期設定が完了する
が、タイマ入出力端子（３）の電位は＠１″レベルのｔ
まである。マイクロコンピュータ（ｌａ）が正常動作中
は、定期的にカウンタ（５）の値を書き直すプログラム
になっておシ、オーバフローは生じないが、マイクロコ
ンピュータ（１ａ）が暴走して、カウンタ（５）の値を
誉き直すルーチンを実行しなくなれば、カウンタ（５）
ハオーバフローを生じ、タイマ入出力端子（３）の出力
は″″０＃０＃レベル。夕 ゛イマ入出力端子（３１は
直接リセット入力端子（１１）に接続されているため、
マイクロコンピュータ（ｌａ）は、汎用タイマ（２ａ）
部分を除いて直ちにリセット状態に移行する。汎用タイ
マ（２ａ）もリセット タイミング遅延回路（１のによ
る遅延の後、リセットされ、タイマ入出力端子（３）は
入力モードとなって、゛Ｏ＃レベル出力がなくなり、プ
ルアップ抵抗（１３）の作用によって１１＃レベルに戻
シ、ＣＰＵ（７）は所定のタイミングでプログラムの実
行を開始する。ＣＰＵ （７）がプログラムの実行を開
始する以前に、リセットタイミング遅延回路（１６）の
出力は、リセットを解除する状態になっている。以下、
同様の動作が行なわれる。
が、タイマ入出力端子（３）の電位は＠１″レベルのｔ
まである。マイクロコンピュータ（ｌａ）が正常動作中
は、定期的にカウンタ（５）の値を書き直すプログラム
になっておシ、オーバフローは生じないが、マイクロコ
ンピュータ（１ａ）が暴走して、カウンタ（５）の値を
誉き直すルーチンを実行しなくなれば、カウンタ（５）
ハオーバフローを生じ、タイマ入出力端子（３）の出力
は″″０＃０＃レベル。夕 ゛イマ入出力端子（３１は
直接リセット入力端子（１１）に接続されているため、
マイクロコンピュータ（ｌａ）は、汎用タイマ（２ａ）
部分を除いて直ちにリセット状態に移行する。汎用タイ
マ（２ａ）もリセット タイミング遅延回路（１のによ
る遅延の後、リセットされ、タイマ入出力端子（３）は
入力モードとなって、゛Ｏ＃レベル出力がなくなり、プ
ルアップ抵抗（１３）の作用によって１１＃レベルに戻
シ、ＣＰＵ（７）は所定のタイミングでプログラムの実
行を開始する。ＣＰＵ （７）がプログラムの実行を開
始する以前に、リセットタイミング遅延回路（１６）の
出力は、リセットを解除する状態になっている。以下、
同様の動作が行なわれる。
なお、上記実施例ではリセットタイミング遅延回路（１
６）が汎用タイマ（２ａ）のみのリセットを遅延させる
例を示したが、他の入出力回路（１０）などのリセット
も遅延させる構成としてもよい。
６）が汎用タイマ（２ａ）のみのリセットを遅延させる
例を示したが、他の入出力回路（１０）などのリセット
も遅延させる構成としてもよい。
また、上記実施例ではリセットタイミング遅延回路（１
６）の出力は入力をある時間そのまま遅延させたもので
あり九が、汎用タイマ（２ａ）がマイクロコンピュータ
（１ａ）内の他のリセットよシ遅れてリセットされ、汎
用タイマ（２ａ）の機能設定を行なう時までに、リセッ
トが解除される構成であればどのような構成にしても同
様の効果を奏する。
６）の出力は入力をある時間そのまま遅延させたもので
あり九が、汎用タイマ（２ａ）がマイクロコンピュータ
（１ａ）内の他のリセットよシ遅れてリセットされ、汎
用タイマ（２ａ）の機能設定を行なう時までに、リセッ
トが解除される構成であればどのような構成にしても同
様の効果を奏する。
また、上記においては、リセット回路が′″Ｏｍ０ｍレ
ベルットを行なう場合について説明したが、＠１＃レベ
ルでリセットを行なうことにしてもよい。
ベルットを行なう場合について説明したが、＠１＃レベ
ルでリセットを行なうことにしてもよい。
タイマ入出力端子（３）の出力形式はＮチャンネルオー
プンドレイン形式に限ることなく、また、上記実施例の
ように汎用タイマ（２ａ）が外部端子からの入力機能を
有するものでない場合も同様の効果を得ることができる
。
プンドレイン形式に限ることなく、また、上記実施例の
ように汎用タイマ（２ａ）が外部端子からの入力機能を
有するものでない場合も同様の効果を得ることができる
。
以上のように、この発明によれば、汎用タイマをウォッ
チドッグタイマとして使用する場合も、外付は回路が必
要でなく、シングル・チップ・マイクロコンピュータを
使用するシステムの小型、軽量化に有利で安価に構成で
きるという効果かある。
チドッグタイマとして使用する場合も、外付は回路が必
要でなく、シングル・チップ・マイクロコンピュータを
使用するシステムの小型、軽量化に有利で安価に構成で
きるという効果かある。
なお、従来の構造で狭いリセットパルスでも確実にリセ
ットが行なわれるように構成しても、リセットを要する
周辺回路を有するシステムに使用する場合は、外部に遅
延回路が必要となるが、この発明によれば、ウォッチド
ッグタイマのリセットパルスの最小時間を保証すること
ができるので、外部の遅延回路がこの場合にも不要であ
るという効果がある。
ットが行なわれるように構成しても、リセットを要する
周辺回路を有するシステムに使用する場合は、外部に遅
延回路が必要となるが、この発明によれば、ウォッチド
ッグタイマのリセットパルスの最小時間を保証すること
ができるので、外部の遅延回路がこの場合にも不要であ
るという効果がある。
第１図はこの発明の一実施例を示すブロック図、第２図
は従来のシングル・チップ・マイクロコンピユータの汎
用タイマをウォッチドッグタイマとして使用する場合の
構成を示すブロック図である。 図において（ｌａ） ｔｒｉシングル・チップ・マイク
ロコンピュータ、（２ａ）は汎用タイマ、（ａ）ａタイ
マ入出力端子、（４）はタイマ出力制御回路、（５）は
カウンタ、（６）はタイマ機能制御レジスタ、（７）は
ＣＰＵ、 （８）は題、（９）はシＷ、（１のは汎用入
出力回路、（１１）はリセット入力端子、（１３）はプ
ルアップ抵抗、（１６）はリセットタイミング遅延回路
である。 なお各図中同一符号は同一の部分を示すものとする。
は従来のシングル・チップ・マイクロコンピユータの汎
用タイマをウォッチドッグタイマとして使用する場合の
構成を示すブロック図である。 図において（ｌａ） ｔｒｉシングル・チップ・マイク
ロコンピュータ、（２ａ）は汎用タイマ、（ａ）ａタイ
マ入出力端子、（４）はタイマ出力制御回路、（５）は
カウンタ、（６）はタイマ機能制御レジスタ、（７）は
ＣＰＵ、 （８）は題、（９）はシＷ、（１のは汎用入
出力回路、（１１）はリセット入力端子、（１３）はプ
ルアップ抵抗、（１６）はリセットタイミング遅延回路
である。 なお各図中同一符号は同一の部分を示すものとする。
Claims (1)
- １つのチップ内に中央処理装置、メモリ装置、汎用入出
力装置及び汎用タイマを集積した集積回路装置を用いる
シングル・チップ・マイクロコンピュータにおいて、上
記汎用タイマのタイマ機能設定回路のリセットタイミン
グを当該マイクロコンピュータ内の他の部分のリセット
タイミングより遅延させる遅延回路を内蔵することを特
徴とするシングル・チップ・マイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60087872A JPS61246866A (ja) | 1985-04-24 | 1985-04-24 | シングル・チツプ・マイクロコンピユ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60087872A JPS61246866A (ja) | 1985-04-24 | 1985-04-24 | シングル・チツプ・マイクロコンピユ−タ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61246866A true JPS61246866A (ja) | 1986-11-04 |
| JPH0444987B2 JPH0444987B2 (ja) | 1992-07-23 |
Family
ID=13926957
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60087872A Granted JPS61246866A (ja) | 1985-04-24 | 1985-04-24 | シングル・チツプ・マイクロコンピユ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61246866A (ja) |
-
1985
- 1985-04-24 JP JP60087872A patent/JPS61246866A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0444987B2 (ja) | 1992-07-23 |
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