JPS61248440A - マスタ−スライス方式論理集積回路 - Google Patents
マスタ−スライス方式論理集積回路Info
- Publication number
- JPS61248440A JPS61248440A JP60089312A JP8931285A JPS61248440A JP S61248440 A JPS61248440 A JP S61248440A JP 60089312 A JP60089312 A JP 60089312A JP 8931285 A JP8931285 A JP 8931285A JP S61248440 A JPS61248440 A JP S61248440A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- integrated circuit
- master slice
- logic
- wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/901—Masterslice integrated circuits comprising bipolar technology
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はマスタースライス方式論理集積回路に関する。
（従来の技術）
従来、マスタースライス方式論理集積回路は、半導体基
板にトランジスタや抵抗等の素子から取るセルで多数配
置し、所望の論理回路に応じて配線を変えて論理集積回
路を実現するものである。
板にトランジスタや抵抗等の素子から取るセルで多数配
置し、所望の論理回路に応じて配線を変えて論理集積回
路を実現するものである。
素子のパターンの微細化が進むにつれて、論理集積回路
は、より低電力化、より高速化が図られるようになって
きている。その反面、チップ大規模化によって、信号配
線長は寧ろ長くなり、信号配線パターンの微細化によっ
て単位長当りの僅号線容ｔは減ってはいるものの１出力
に付加する信号線容ｆｋハさほど目覚ましくは減少して
いない。すなわち、全遅延時間に占める配線負荷容量に
よる遅延時間の占める割合が大きくなってきている。
は、より低電力化、より高速化が図られるようになって
きている。その反面、チップ大規模化によって、信号配
線長は寧ろ長くなり、信号配線パターンの微細化によっ
て単位長当りの僅号線容ｔは減ってはいるものの１出力
に付加する信号線容ｆｋハさほど目覚ましくは減少して
いない。すなわち、全遅延時間に占める配線負荷容量に
よる遅延時間の占める割合が大きくなってきている。
この結果、特にゲート・アレイ等の回路ブロック間を結
ぶ信号線配線長が長いものから短いものまで広く分布す
るものでは、配線長のばらつきに伴９配線負荷容量の違
いによって、それらパスの異なる論理回路の全遅延時間
から益々大きくばらつくことになる。
ぶ信号線配線長が長いものから短いものまで広く分布す
るものでは、配線長のばらつきに伴９配線負荷容量の違
いによって、それらパスの異なる論理回路の全遅延時間
から益々大きくばらつくことになる。
（発明が解決しよりとする問題点）
上記ばらつきを抑えるために、従来よりエミッタフォロ
ア回路の電流値？配線負荷容量の大きさに応じて変える
ことにより、駆動インピーダンス全変化させる方法が用
いられてきているが、上述し几理由によってエミツタ７
オロア回路に与えられる電流値のＣＭＬ回路部の電流値
に対する比率の範囲は従来に比べてより大きくとること
が必要になり、従来のよりにエミツタ７オロア回路に供
せられる少数のトランジスタと少数種類のエミッタフォ
ロア用抵抗とでは必要とする駆動インピーダンス範囲ｔ
カバーすることができず、しばしば規定する相対速度ば
らつきの範囲金越えてしまりことが起るようになってき
九〇 本発明の目的は、配線負荷容量値が非常に広い範囲に分
布してもそれによって遅延時間に大きなばらつきが生じ
ないようにすることのできるエミッタフォロアによる出
力回路金有するマスタースライス方式論理集積回路上提
供することにある。
ア回路の電流値？配線負荷容量の大きさに応じて変える
ことにより、駆動インピーダンス全変化させる方法が用
いられてきているが、上述し几理由によってエミツタ７
オロア回路に与えられる電流値のＣＭＬ回路部の電流値
に対する比率の範囲は従来に比べてより大きくとること
が必要になり、従来のよりにエミツタ７オロア回路に供
せられる少数のトランジスタと少数種類のエミッタフォ
ロア用抵抗とでは必要とする駆動インピーダンス範囲ｔ
カバーすることができず、しばしば規定する相対速度ば
らつきの範囲金越えてしまりことが起るようになってき
九〇 本発明の目的は、配線負荷容量値が非常に広い範囲に分
布してもそれによって遅延時間に大きなばらつきが生じ
ないようにすることのできるエミッタフォロアによる出
力回路金有するマスタースライス方式論理集積回路上提
供することにある。
（問題点を解決するための手段］
本発明のマスタースライス方式論理集積回路は、トラン
ジスタを含みほぼ同一形状のセルが複数個配置され定セ
ル群上にエミッタフォロアによる出力回路會有する論理
回路ブロックｔ−ｒｊ１．ｍし、前記論理回路ブロック
間の接続を行つことによって論理ｔ−１１ｆｆｆするマ
スタースライス方式論理集積回路において、前記エミッ
タフォロアによる出方回路にはトランジスタと抵抗素子
とがそれぞれ少なくとも１個ずつ対応して配置され、前
記論理回路ブロックの負荷の大きさに応じて前記トラン
ジスタと抵抗素子の使用個数とが選択され接続されて構
成される。
ジスタを含みほぼ同一形状のセルが複数個配置され定セ
ル群上にエミッタフォロアによる出力回路會有する論理
回路ブロックｔ−ｒｊ１．ｍし、前記論理回路ブロック
間の接続を行つことによって論理ｔ−１１ｆｆｆするマ
スタースライス方式論理集積回路において、前記エミッ
タフォロアによる出方回路にはトランジスタと抵抗素子
とがそれぞれ少なくとも１個ずつ対応して配置され、前
記論理回路ブロックの負荷の大きさに応じて前記トラン
ジスタと抵抗素子の使用個数とが選択され接続されて構
成される。
（実施例〉
次に、本発明の実施例について図面を用いて説明する。
第１図は本発明の第１の実施例のレイアウトｂでるる。
第１図において、１〜４はそれぞれトランジスタを示し
、トランジスタのコレクタ、エミッタ。
、トランジスタのコレクタ、エミッタ。
ベースをそれぞれＣ，Ｅ、Ｂで示す。このトランジスタ
を用いてエミッタフォロアで構成される出力回路にセ少
なくとも１個、この実施例では３個の抵抗素子５．６．
７が対応して配置されている。
を用いてエミッタフォロアで構成される出力回路にセ少
なくとも１個、この実施例では３個の抵抗素子５．６．
７が対応して配置されている。
抵抗素子５〜７の抵抗値でそれぞれＲ１，Ｒｚ、凡３で
示す。凡” ｔ Ｒ” 、Ｒｒｓは必ずしも同一値では
ない。
示す。凡” ｔ Ｒ” 、Ｒｒｓは必ずしも同一値では
ない。
抵抗素子５〜７は、例えば多結晶シリコンを用いて作ら
れ、図で斜ｍ’ｃ付し友部分は多結晶シリコンの抵抗本
体部、それ以外の部分は白金シリサイド化されて配線部
分となっている。
れ、図で斜ｍ’ｃ付し友部分は多結晶シリコンの抵抗本
体部、それ以外の部分は白金シリサイド化されて配線部
分となっている。
ＣＭＬ回路（図示されていない）からの出方は配線８に
よりトランジスタ１．２のベースに久方し、そのエミッ
タは配線９により抵抗素子５．６の一端に接続される。
よりトランジスタ１．２のベースに久方し、そのエミッ
タは配線９により抵抗素子５．６の一端に接続される。
この抵抗素子５，６の他端は配線７人に接続され、コレ
クタに接地配線ＧＮＤに接続される。ま之、配線１０に
よりエミッタ電位が引出される。このようにしてトラン
ジスタを２個使用したエミツタ７オロア回路が構成され
、その出力は配線１０によって被駆動回路に到る。
クタに接地配線ＧＮＤに接続される。ま之、配線１０に
よりエミッタ電位が引出される。このようにしてトラン
ジスタを２個使用したエミツタ７オロア回路が構成され
、その出力は配線１０によって被駆動回路に到る。
第１の実施例は、ファンアウトが大きいというような場
合に適し、そのためトランジスタを２個並列接続して使
用した例で６るが、もし７７ンアウトが小さいとか、被
駆動回路がこのエミッタフォロア回路の近くに存在して
いて配線負荷容量が小さいというよりな場合には、負荷
容量の大きな他のエミッタフォロアとバランスさせるｔ
めに、当エミッタフォロア回路の駆動インピーダンスを
大きくするのが良く、さらに消費電力全小１くするのが
良い。
合に適し、そのためトランジスタを２個並列接続して使
用した例で６るが、もし７７ンアウトが小さいとか、被
駆動回路がこのエミッタフォロア回路の近くに存在して
いて配線負荷容量が小さいというよりな場合には、負荷
容量の大きな他のエミッタフォロアとバランスさせるｔ
めに、当エミッタフォロア回路の駆動インピーダンスを
大きくするのが良く、さらに消費電力全小１くするのが
良い。
第２因は本発明の第２の実施例のレイアウト図である。
第２の実施例は、上記のようにファンアウトが小さいと
か、配線負荷容量が小さいとい５ような場合に適する例
である。ｗ１２の実施例ではトランジスタ１個と抵抗素
子１個と全使用し、それぞれ配線１１ 、１２ 、１３
、 Ｖ人、ＧＮＤ テ接１ｉ１Ｌテｘ。
か、配線負荷容量が小さいとい５ような場合に適する例
である。ｗ１２の実施例ではトランジスタ１個と抵抗素
子１個と全使用し、それぞれ配線１１ 、１２ 、１３
、 Ｖ人、ＧＮＤ テ接１ｉ１Ｌテｘ。
ミッタフォロア回路全構厄し、配線１３によってエミッ
タフォロア回路の出力を被駆動回路に供給する。
タフォロア回路の出力を被駆動回路に供給する。
第１の実施例の場合よりも更にファンアウト数が大きい
とか、配線長が非常に長く配線容量が大きい時には、第
１図のトランジスタ３と抵抗素子７ｔ−更に並列接続す
ることにより駆動インピーダンスｔ−第１図に示すもの
より更に下げることが出来る。
とか、配線長が非常に長く配線容量が大きい時には、第
１図のトランジスタ３と抵抗素子７ｔ−更に並列接続す
ることにより駆動インピーダンスｔ−第１図に示すもの
より更に下げることが出来る。
上記実施例では、エミッタフォロア回路において、トラ
ンジスタ１個に付き、１種類の抵抗？対応妊せているが
、これを複数個のトランジスタに抵抗値の異なる複数種
類の抵抗全所望の駆動インピーダンス値が得られるより
に抵抗全還んで対応させ、トランジスタは１個当りの電
流が最適動作領域を越えないだけの数を並列接続すれば
、値の異なる多く駆動インピーダンスを形成でき、前記
実施例よりも更に細かく等価ファンアウト数に応じｔ消
費電力の調整ができるので、一層無駄な電力を省くこと
ができ、かつ、広範な負荷容量に対して動作速度にばら
つきが生じないよりに対応することができる。
ンジスタ１個に付き、１種類の抵抗？対応妊せているが
、これを複数個のトランジスタに抵抗値の異なる複数種
類の抵抗全所望の駆動インピーダンス値が得られるより
に抵抗全還んで対応させ、トランジスタは１個当りの電
流が最適動作領域を越えないだけの数を並列接続すれば
、値の異なる多く駆動インピーダンスを形成でき、前記
実施例よりも更に細かく等価ファンアウト数に応じｔ消
費電力の調整ができるので、一層無駄な電力を省くこと
ができ、かつ、広範な負荷容量に対して動作速度にばら
つきが生じないよりに対応することができる。
（発明の効果）
以上説明したように、本発明は、エミッタフォロアによ
る出力回路に対してトランジスタと抵抗素子とを少なく
とも１個対応させて配置しておき、ファンアウト数や配
線負荷容量の大小によって使用するトランジスタと抵抗
素子を選択できるよりにしたので、遅延時間に大きなば
らつきが生じないようにすることのできるマスタースラ
イス方式論理集積回路が得られる。
る出力回路に対してトランジスタと抵抗素子とを少なく
とも１個対応させて配置しておき、ファンアウト数や配
線負荷容量の大小によって使用するトランジスタと抵抗
素子を選択できるよりにしたので、遅延時間に大きなば
らつきが生じないようにすることのできるマスタースラ
イス方式論理集積回路が得られる。
第１図は本発明の第１の実施例の平面図、第２図は本発
明の第２の実施例の平面図でろる。 １．２，３，４・・・トランジスタ、５，６．７・・・
抵抗素子、８，９，１０，１１．１２・・・配線、ＧＮ
Ｉ）・・・接地用配線、７人・・・配線。
明の第２の実施例の平面図でろる。 １．２，３，４・・・トランジスタ、５，６．７・・・
抵抗素子、８，９，１０，１１．１２・・・配線、ＧＮ
Ｉ）・・・接地用配線、７人・・・配線。
Claims (1)
- トランジスタを含みほぼ同一形状のセルが複数個配置
されたセル群上にエミッタフォロアによる出力回路を有
する論理回路ブロックを配置し、前記論理回路ブロック
間の接続を行うことによって論理を構成するマスタース
ライス方式論理集積回路において、前記エミッタフォロ
アによる出力回路にはトランジスタと抵抗素子とがそれ
ぞれ少なくとも１個ずつ対応して配置され、前記論理回
路ブロックの負荷の大きさに応じて前記トランジスタと
抵抗素子の使用個数とが選択され接続されて構成される
ことを特徴とするマスタースライス方式論理集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60089312A JPS61248440A (ja) | 1985-04-25 | 1985-04-25 | マスタ−スライス方式論理集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60089312A JPS61248440A (ja) | 1985-04-25 | 1985-04-25 | マスタ−スライス方式論理集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61248440A true JPS61248440A (ja) | 1986-11-05 |
Family
ID=13967147
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60089312A Pending JPS61248440A (ja) | 1985-04-25 | 1985-04-25 | マスタ−スライス方式論理集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61248440A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH021165A (ja) * | 1987-11-19 | 1990-01-05 | Exar Corp | プログラマブル半導体セル構成体 |
-
1985
- 1985-04-25 JP JP60089312A patent/JPS61248440A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH021165A (ja) * | 1987-11-19 | 1990-01-05 | Exar Corp | プログラマブル半導体セル構成体 |
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