JPH021165A - プログラマブル半導体セル構成体 - Google Patents
プログラマブル半導体セル構成体Info
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- JPH021165A JPH021165A JP63290371A JP29037188A JPH021165A JP H021165 A JPH021165 A JP H021165A JP 63290371 A JP63290371 A JP 63290371A JP 29037188 A JP29037188 A JP 29037188A JP H021165 A JPH021165 A JP H021165A
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- JP
- Japan
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- doped
- regions
- resistive
- collector
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/901—Masterslice integrated circuits comprising bipolar technology
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/101—Integrated devices comprising main components and built-in components, e.g. IGBT having built-in freewheel diode
- H10D84/121—BJTs having built-in components
- H10D84/125—BJTs having built-in components the built-in components being resistive elements, e.g. BJT having a built-in ballasting resistor
Landscapes
- Bipolar Integrated Circuits (AREA)
- Micro-Organisms Or Cultivation Processes Thereof (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Medicines Containing Material From Animals Or Micro-Organisms (AREA)
- Medicines Containing Antibodies Or Antigens For Use As Internal Diagnostic Agents (AREA)
- Bipolar Transistors (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
挟逢分互
本発明は、抵抗及びトランジスタ用のセル構成体に関す
るものである。
るものである。
血米抜毅
NPNトランジスタは、エミッタがベース領域の内部に
あり且つベース領域がコレクタ領域と整列した直線的な
態様で構成することが可能であるが、PNP トランジ
スタの場合にはそうはいかない。通常、PNP トラン
ジスタは、第1A図に示した如く閉じた構成体の形態で
配列される。PNPトランジスタは、第1A図に示した
如く、P分離領域10によって囲繞されている。該トラ
ンジスタは、ベース領域14(ベースコンタクト19を
有している)によって囲繞されたエミッタ12を有して
おり、該ベース領域14は2個のC字形状をしたコレク
タ領域16によって囲繞されている。(単に1つのコレ
クタのみが必要である場合には、単一の固体領域を使用
することが可能である。)該領域の間のギャップ18は
、2つの別々のコレクタを使用することが可能であるこ
とを確保している。該ギャップ18は、コレクタ領域1
6へ電流を強制させることによってエミッタ領域12と
分離領域10との間に導通状態が発生することを防止す
る為に狭く維持される。中央エミッタを有する第1図の
閉じたPNP構成体に対する必要性は、PNP トラン
ジスタはN、PNトランジスタよりも一層大きな空間を
必要とし且つ該コレクタの形状が非矩形形状(即ちC字
形状)である為にレイアウトが一層困難であることを意
味している。
あり且つベース領域がコレクタ領域と整列した直線的な
態様で構成することが可能であるが、PNP トランジ
スタの場合にはそうはいかない。通常、PNP トラン
ジスタは、第1A図に示した如く閉じた構成体の形態で
配列される。PNPトランジスタは、第1A図に示した
如く、P分離領域10によって囲繞されている。該トラ
ンジスタは、ベース領域14(ベースコンタクト19を
有している)によって囲繞されたエミッタ12を有して
おり、該ベース領域14は2個のC字形状をしたコレク
タ領域16によって囲繞されている。(単に1つのコレ
クタのみが必要である場合には、単一の固体領域を使用
することが可能である。)該領域の間のギャップ18は
、2つの別々のコレクタを使用することが可能であるこ
とを確保している。該ギャップ18は、コレクタ領域1
6へ電流を強制させることによってエミッタ領域12と
分離領域10との間に導通状態が発生することを防止す
る為に狭く維持される。中央エミッタを有する第1図の
閉じたPNP構成体に対する必要性は、PNP トラン
ジスタはN、PNトランジスタよりも一層大きな空間を
必要とし且つ該コレクタの形状が非矩形形状(即ちC字
形状)である為にレイアウトが一層困難であることを意
味している。
同様のNPNレイアウトを第1B図に示してあり、エミ
ッタ20、ベース22、及びコレクタ24が示されてい
る。理解される如く、この構成体は、空間を占有するこ
とがより少なく且つ、例えば第1C図に示した抵抗の如
きその他の要素と直線的に配列させることを可能とする
。
ッタ20、ベース22、及びコレクタ24が示されてい
る。理解される如く、この構成体は、空間を占有するこ
とがより少なく且つ、例えば第1C図に示した抵抗の如
きその他の要素と直線的に配列させることを可能とする
。
第1C図は、丁字形の骨の構造を与える為に各端部に拡
大領域部28を有する長尺P型領域26を有する典型的
な抵抗を示している。拡大領域部28は、メタルコンタ
クト30に対して十分な空間を与える為に必要である。
大領域部28を有する長尺P型領域26を有する典型的
な抵抗を示している。拡大領域部28は、メタルコンタ
クト30に対して十分な空間を与える為に必要である。
長手のコンタクト区域30は、コンタクトを形成するこ
とを一層容易とさせるばかりか、抵抗値を一層注意深く
整合させることを可能とさせる。コンタクト区域が大き
ければ大きい程、2つの抵抗の間のコンタクト区域にお
ける小さな絶対的差異が抵抗値における差異を一層小さ
くする。
とを一層容易とさせるばかりか、抵抗値を一層注意深く
整合させることを可能とさせる。コンタクト区域が大き
ければ大きい程、2つの抵抗の間のコンタクト区域にお
ける小さな絶対的差異が抵抗値における差異を一層小さ
くする。
且−孜
本発明は、以上の点に鑑みなされたものであって、上述
した如き従来技術の欠点を解消し、オープンPNP構成
体と共に、直線的な配列状態で抵抗、NPN トランジ
スタ、又はPNPラテラルトランジスタを有する様にプ
ログラムすることの可能な改良型セル構成体を提供する
ことを目的とする。
した如き従来技術の欠点を解消し、オープンPNP構成
体と共に、直線的な配列状態で抵抗、NPN トランジ
スタ、又はPNPラテラルトランジスタを有する様にプ
ログラムすることの可能な改良型セル構成体を提供する
ことを目的とする。
構成
本発明においては、PNPコレクタ領域はPNPエミッ
タと平行とされており、軽度にドープした抵抗性P領域
がエミッタ領域の端部へ取付けられてP分離境界領域へ
の電流の流れを阻止している。少なくとも1つのベース
領域が、コレクタ領域と整列し且つ該エミッタに接続さ
れた抵抗領域の1つと隣接して設けられている。
タと平行とされており、軽度にドープした抵抗性P領域
がエミッタ領域の端部へ取付けられてP分離境界領域へ
の電流の流れを阻止している。少なくとも1つのベース
領域が、コレクタ領域と整列し且つ該エミッタに接続さ
れた抵抗領域の1つと隣接して設けられている。
該抵抗領域は抵抗として使用することが可能であり、且
つ丁字形状骨構成体の代わりに直線的な構造が与えられ
ている。該抵抗の端部は、高度にP+ヘドープされてお
り、低固有抵抗接続を与えている。このP十領域は該抵
抗領域へのコンタクトとして作用し、従って丁字形状骨
の一層広いメタルコンタクト構成体と同一の効果を与え
る。
つ丁字形状骨構成体の代わりに直線的な構造が与えられ
ている。該抵抗の端部は、高度にP+ヘドープされてお
り、低固有抵抗接続を与えている。このP十領域は該抵
抗領域へのコンタクトとして作用し、従って丁字形状骨
の一層広いメタルコンタクト構成体と同一の効果を与え
る。
PNPNトランジスタ用レクタ領域は、NPNトランジ
スタのエミッタとして機能する為の内部Nドープ領域が
設けられている。従って、該PNP)−ランジスタの2
つのコレクタは、2個のNPNトランジスタのベース領
域として交互に使用することが可能であり、該PNP
トランジスタ用の2個のベースは該NPN トランジス
タのコレクタとなる。
スタのエミッタとして機能する為の内部Nドープ領域が
設けられている。従って、該PNP)−ランジスタの2
つのコレクタは、2個のNPNトランジスタのベース領
域として交互に使用することが可能であり、該PNP
トランジスタ用の2個のベースは該NPN トランジス
タのコレクタとなる。
1実施例において、本発明は、メタリゼーション段階に
おいてラテラルPNP トランジスタと、2個のNP、
Nトランジスタ又は5個のマツチした抵抗を提供する為
にプログラムすることの可能なセル構成体を提供してい
る。このセル構成体は、構成要素の数及びタイプが顧客
の注文より前もって知られていない場合のセミカスタム
適用にとって有用である。本溝成は対称的であり且つ従
来技術の構成よりも一層小型である。本構成体は、又、
従来技術よりも一層高い周波数応答を提供する。
おいてラテラルPNP トランジスタと、2個のNP、
Nトランジスタ又は5個のマツチした抵抗を提供する為
にプログラムすることの可能なセル構成体を提供してい
る。このセル構成体は、構成要素の数及びタイプが顧客
の注文より前もって知られていない場合のセミカスタム
適用にとって有用である。本溝成は対称的であり且つ従
来技術の構成よりも一層小型である。本構成体は、又、
従来技術よりも一層高い周波数応答を提供する。
対称的な構成体は、回路レイアウト及び経路決定を−M
簡単化させ且つ全てのコンタクトは格子状であるから自
動化経路決定が可能である。
簡単化させ且つ全てのコンタクトは格子状であるから自
動化経路決定が可能である。
災11
第3図は、Pドープ分離領域32によって取り囲まれた
本発明に基づくセルの上平面図である。
本発明に基づくセルの上平面図である。
P領域34は、両側に接続する2つの隣接する軽度にド
ープした抵抗性P領域36及び38を有するPNP ト
ランジスタのエミッタとして機能する。
ープした抵抗性P領域36及び38を有するPNP ト
ランジスタのエミッタとして機能する。
P領域40及び42は、PNPNトランジスタレクタと
して作用し、且つN領域44及び46はベースとして作
用する。このことは、第5図において一層明確に理解す
ることが可能である。
して作用し、且つN領域44及び46はベースとして作
用する。このことは、第5図において一層明確に理解す
ることが可能である。
エミッタ領域34には2つのコンタクト48及び50が
設けられている。コレクタ領域40及び42の各々は、
夫々、一対のコンタクト領域52゜54及び56.58
が設けられている。N領域44及び46には、夫々、コ
ンタクト領域60及び62が設けられている。
設けられている。コレクタ領域40及び42の各々は、
夫々、一対のコンタクト領域52゜54及び56.58
が設けられている。N領域44及び46には、夫々、コ
ンタクト領域60及び62が設けられている。
抵抗区域36及び38は、夫々、各抵抗の一方の側部に
コンタクト50及び48を具備し且つ他方の側部にコン
タクト64及び66を具備する抵抗として作用すること
が可能である。最後に、2つの付加的な抵抗領域68及
び70に、夫々、付加的なコンタクト領域72及び74
が設けられでいる。
コンタクト50及び48を具備し且つ他方の側部にコン
タクト64及び66を具備する抵抗として作用すること
が可能である。最後に、2つの付加的な抵抗領域68及
び70に、夫々、付加的なコンタクト領域72及び74
が設けられでいる。
抵抗38は、夫々、P十領域76及び78内にそのコン
タクト48及び66の各々を持っている。
タクト48及び66の各々を持っている。
P領域における他のコンタクトの各々にも、該コンタク
トの周りに同様のP十領域が設けられている。これらの
P十領域は、該抵抗領域への接続の一層大きな区域を提
供しており、−層大きな矩形上のメタルコンタクトと同
一の品質の接続を持った小さな正方形のコンタクトを使
用することを可能としている。このことは、該抵抗が一
層小さな矩形の形態を持つことを可能とし、−層高い濃
度を与えるばかりでなく、該抵抗は他の構成要素と同一
の正方形のメタルコンタクトを持っているので、全ての
構成要素を正方形の格子の中に持つことを一層容易とさ
せる。−層小さなメタルラインを使用することが可能で
あり、従って一層多くのメタルラインを使用することが
可能となり、ルーチン・グ即ち経路決定は一層容易化さ
れる。異なった形状のメタルコンタクトを使用する場合
にはこれらの利”点は存在しない。
トの周りに同様のP十領域が設けられている。これらの
P十領域は、該抵抗領域への接続の一層大きな区域を提
供しており、−層大きな矩形上のメタルコンタクトと同
一の品質の接続を持った小さな正方形のコンタクトを使
用することを可能としている。このことは、該抵抗が一
層小さな矩形の形態を持つことを可能とし、−層高い濃
度を与えるばかりでなく、該抵抗は他の構成要素と同一
の正方形のメタルコンタクトを持っているので、全ての
構成要素を正方形の格子の中に持つことを一層容易とさ
せる。−層小さなメタルラインを使用することが可能で
あり、従って一層多くのメタルラインを使用することが
可能となり、ルーチン・グ即ち経路決定は一層容易化さ
れる。異なった形状のメタルコンタクトを使用する場合
にはこれらの利”点は存在しない。
第3図は、第2図の3−3線に沿ってとった断面図であ
る。第3図から理解される如く、2つのN領域44及び
46は、N十埋込層84によって接続されている。この
埋込層は、コンタクト74及び72の下側の領域へ該セ
ルの全ての構成要素の下側を延在している。然し乍ら、
埋込層は、領域44及び46を介して該表面へ結合され
ているに過ぎない。
る。第3図から理解される如く、2つのN領域44及び
46は、N十埋込層84によって接続されている。この
埋込層は、コンタクト74及び72の下側の領域へ該セ
ルの全ての構成要素の下側を延在している。然し乍ら、
埋込層は、領域44及び46を介して該表面へ結合され
ているに過ぎない。
第3図も、抵抗36の端部において、メタルコンタクト
64がP十領域86へ結合されていることを示している
。この全構成体は、P基板90の上のNエピタキシャル
ウェル88によって指示されている。
64がP十領域86へ結合されていることを示している
。この全構成体は、P基板90の上のNエピタキシャル
ウェル88によって指示されている。
2個のNPN トランジスタとしての第2図のセル構成
体の接続を第4図に示しである。第1トランジスタが、
領域46をコレクタとし、領域42をベースとし、且つ
N十領域92をエミッタとして形成されている。該コレ
クタ、ベース、及びエミッタメタルライン94,96.
98は、夫々、夫々の領域へ結合されて示されている。
体の接続を第4図に示しである。第1トランジスタが、
領域46をコレクタとし、領域42をベースとし、且つ
N十領域92をエミッタとして形成されている。該コレ
クタ、ベース、及びエミッタメタルライン94,96.
98は、夫々、夫々の領域へ結合されて示されている。
第2NPNトランジスタが、領域44をコレクタとし、
領域40をベースとし、且つN十領域100をエミッタ
として形成されている。理解される如く、これらのNP
Nトランジスタの各々は、第1B図の従来技術のNPN
トランジスタと構成が類似している。
領域40をベースとし、且つN十領域100をエミッタ
として形成されている。理解される如く、これらのNP
Nトランジスタの各々は、第1B図の従来技術のNPN
トランジスタと構成が類似している。
第5図は、単一のPNP トランジスタとして第2図の
セルの接続を示している。エミッタ接続ライン102は
、コンタクト48及び49を介して、エミッタ領域34
へ結合されている。該2つのコレクタは、コレクタ40
及び42へ結合されているコレクタライン104によっ
て一体的に接続されている。ベースライン106がベー
ス領域44及び46へ接続されている。別法として、2
つの別々のコレクタを所望により設けることが可能であ
る。
セルの接続を示している。エミッタ接続ライン102は
、コンタクト48及び49を介して、エミッタ領域34
へ結合されている。該2つのコレクタは、コレクタ40
及び42へ結合されているコレクタライン104によっ
て一体的に接続されている。ベースライン106がベー
ス領域44及び46へ接続されている。別法として、2
つの別々のコレクタを所望により設けることが可能であ
る。
動作に付いて説明すると、電流が、矢印108及び11
0によって示した方向にエミッタからコレクタへ電流が
流れる。コレクタから離れる方向への矢印112及び1
14によって示された方向への電流は、領域36及び3
8の固有抵抗によって禁止される。好適には、これらの
領域の抵抗は、該エミッタ領域の抵抗よりも少なくとも
10倍高い値である。エミッタ34とコレクタ40及び
42のいずれか一方との間のギャップは、好適には、4
乃至10ミクロンの範囲内の値である。
0によって示した方向にエミッタからコレクタへ電流が
流れる。コレクタから離れる方向への矢印112及び1
14によって示された方向への電流は、領域36及び3
8の固有抵抗によって禁止される。好適には、これらの
領域の抵抗は、該エミッタ領域の抵抗よりも少なくとも
10倍高い値である。エミッタ34とコレクタ40及び
42のいずれか一方との間のギャップは、好適には、4
乃至10ミクロンの範囲内の値である。
第6図は、本発明の構成体から形成することの可能な5
個の抵抗R1乃至R5を示している。抵抗R1,R4,
R5は、約500オームのマツチさせた抵抗値を持って
おり、且つ抵抗R2及びR3は5にオームのマツチした
値を持っている。該コンタクトにおいてP十領域を使用
することは、該コンタクト区域を一層小さくすることを
可能とする。この−暦車さなコンタクトを使用すること
は、該セルの抵抗へ接続するメタルラインを一層薄くす
ることを可能とする。
個の抵抗R1乃至R5を示している。抵抗R1,R4,
R5は、約500オームのマツチさせた抵抗値を持って
おり、且つ抵抗R2及びR3は5にオームのマツチした
値を持っている。該コンタクトにおいてP十領域を使用
することは、該コンタクト区域を一層小さくすることを
可能とする。この−暦車さなコンタクトを使用すること
は、該セルの抵抗へ接続するメタルラインを一層薄くす
ることを可能とする。
本発明のセル構成体は、スタンダードな処理技術によっ
て形成することが可能である。領域34は、領域40及
び42と同時に画定される。該抵抗用のコンタクト領域
として使用されるP十拡散は、ベース抵抗を減少させる
為に高周波数NPNトランジスタのベース内において既
に使用されている高濃度拡散と同時的に行なうことが可
能である。低周波数処理の場合、上部ISO拡散をコン
タクト領域の下側に使用することが可能であるが、−層
大きな量の側部拡散を考慮にいれる為に寸法を一層小さ
くせねばならない。
て形成することが可能である。領域34は、領域40及
び42と同時に画定される。該抵抗用のコンタクト領域
として使用されるP十拡散は、ベース抵抗を減少させる
為に高周波数NPNトランジスタのベース内において既
に使用されている高濃度拡散と同時的に行なうことが可
能である。低周波数処理の場合、上部ISO拡散をコン
タクト領域の下側に使用することが可能であるが、−層
大きな量の側部拡散を考慮にいれる為に寸法を一層小さ
くせねばならない。
従って、本発明は、2つのNPNトランジスタか、2つ
のコレクタを有する1つのPNP )−ランジスタか、
又は7個の抵抗の為に通常必要とされる区域内に全であ
る5個の抵抗かのいずれかを提供することが可能な構成
体を提供している。本発明において正方形コンタクトの
みを使用することは、グリッドシステム即ち格子系を一
層効率的且つ簡単なものとさせ、且つシリコン区域にお
いて一貫した節約を与えている。
のコレクタを有する1つのPNP )−ランジスタか、
又は7個の抵抗の為に通常必要とされる区域内に全であ
る5個の抵抗かのいずれかを提供することが可能な構成
体を提供している。本発明において正方形コンタクトの
みを使用することは、グリッドシステム即ち格子系を一
層効率的且つ簡単なものとさせ、且つシリコン区域にお
いて一貫した節約を与えている。
尚、本発明は、実施上、以下の構成の1つ又はそれ以上
を取りえるものである。
を取りえるものである。
1、 PNPトランジスタ用の半導体セル構成体にお
いて、第1ドーピングレベルを持った第1Pドープエミ
ッタ領域、前記エミッタ領域に近接した少なくとも1個
のPドープコレクタ領域、前記第1ドーピングレベルよ
りも低い第2ドーピングレベルを持っており且つ前記コ
レクタ領域に面することのない前記エミッタ領域の端部
において前記エミッタ領域へ結合されている少なくとも
1個のPドープ抵抗領域、前記エミッタ領域とコレクタ
領域とに近接する少なくとも1個のNドープベース領域
、を有することを特徴とする半導体セル構成体。
いて、第1ドーピングレベルを持った第1Pドープエミ
ッタ領域、前記エミッタ領域に近接した少なくとも1個
のPドープコレクタ領域、前記第1ドーピングレベルよ
りも低い第2ドーピングレベルを持っており且つ前記コ
レクタ領域に面することのない前記エミッタ領域の端部
において前記エミッタ領域へ結合されている少なくとも
1個のPドープ抵抗領域、前記エミッタ領域とコレクタ
領域とに近接する少なくとも1個のNドープベース領域
、を有することを特徴とする半導体セル構成体。
2.上記第1項において、前記ベース領域へ結合されて
おり且つ前記エミッタ領域及びコレクタ領域下側に延在
するN十埋込層を有することを特徴とする半導体セル構
成体。
おり且つ前記エミッタ領域及びコレクタ領域下側に延在
するN十埋込層を有することを特徴とする半導体セル構
成体。
3、上記第1項において、第2Pドープコレクタ領域を
有しており、前記最初及び第2のコレクタ領域は前記エ
ミッタ領域の反対側部上にあることを特徴とする半導体
セル構成体。
有しており、前記最初及び第2のコレクタ領域は前記エ
ミッタ領域の反対側部上にあることを特徴とする半導体
セル構成体。
4、上記第3項において、前記第1抵抗領域に対向する
前記エミッタ領域の端部において前記エミッタ領域へ結
合された第2Pドープ抵抗領域を有することを特徴とす
る半導体セル構成体。
前記エミッタ領域の端部において前記エミッタ領域へ結
合された第2Pドープ抵抗領域を有することを特徴とす
る半導体セル構成体。
5、上記第1項において、前記コレクタ領域内にNドー
プNPNエミッタ領域を有することを特徴とする半導体
セル構成体。
プNPNエミッタ領域を有することを特徴とする半導体
セル構成体。
6、 PNPトランジスタを形成すべく適合可能な半
導体セル構成体において、2つの長い側部と2つの短い
側部をを持っており且つ第1ドーピングレベルを持って
いる第1矩形Pドープエミッタ領域、前記エミッタ領域
の対向する長い側部に隣接し前記エミッタ領域に実質的
に平行な第2及び第3矩形Pドープコレクタ領域、前記
エミッタ領域の対向する短い側部に結合されており且つ
前記第1ドーピングレベルよりも一層低い第2ドーピン
グレベルを持っている第4及び第5抵抗性Pドープ領域
、前記第4及び第5抵抗性領域の1つの対向側部上に夫
々前記第2及び第3コレクタ領域に隣接する第1及び第
2Nドープベース領域、を有することを特徴とする半導
体セル構成体。
導体セル構成体において、2つの長い側部と2つの短い
側部をを持っており且つ第1ドーピングレベルを持って
いる第1矩形Pドープエミッタ領域、前記エミッタ領域
の対向する長い側部に隣接し前記エミッタ領域に実質的
に平行な第2及び第3矩形Pドープコレクタ領域、前記
エミッタ領域の対向する短い側部に結合されており且つ
前記第1ドーピングレベルよりも一層低い第2ドーピン
グレベルを持っている第4及び第5抵抗性Pドープ領域
、前記第4及び第5抵抗性領域の1つの対向側部上に夫
々前記第2及び第3コレクタ領域に隣接する第1及び第
2Nドープベース領域、を有することを特徴とする半導
体セル構成体。
7、上記第6項において、前記ベース領域へ結合されて
おり且つ前記エミッタ領域及びコレクタ領域下側に延在
するN十埋込層を有することを特徴とする半導体セル構
成体。
おり且つ前記エミッタ領域及びコレクタ領域下側に延在
するN十埋込層を有することを特徴とする半導体セル構
成体。
8、上記第6項において、夫々前記第2及び第3コレク
タ領域内に第1及び第2NドープNPNエミッタ領域を
有することを特徴とする半導体セル構成体。
タ領域内に第1及び第2NドープNPNエミッタ領域を
有することを特徴とする半導体セル構成体。
9、上記第6項において、前記Nドープベース領域から
対向側部上に、夫々、前記第2及び第3コレクタ領域へ
結合した第6及び第7Pドープ抵抗領域を有することを
特徴とする半導体セル構成体。
対向側部上に、夫々、前記第2及び第3コレクタ領域へ
結合した第6及び第7Pドープ抵抗領域を有することを
特徴とする半導体セル構成体。
10、上記第6項において、前記第4及び第5抵抗領域
の一方の一端部において少なくとも1つのP十領域を有
することを特徴とする半導体セル構成体。
の一方の一端部において少なくとも1つのP十領域を有
することを特徴とする半導体セル構成体。
11、抵抗構成体において、第1固有抵抗値を持ってい
る長尺半導体抵抗領域、前記抵抗領域の一端へ結合され
ており且つ前記第1固有抵抗値よりも低い第2固有抵抗
値を持っている前記抵抗と同一の導電型の少なくとも1
個の低固有抵抗領域、を有することを特徴とする抵抗構
成体。
る長尺半導体抵抗領域、前記抵抗領域の一端へ結合され
ており且つ前記第1固有抵抗値よりも低い第2固有抵抗
値を持っている前記抵抗と同一の導電型の少なくとも1
個の低固有抵抗領域、を有することを特徴とする抵抗構
成体。
12、上記第11項において、前記固有抵抗領域の幅は
前記抵抗領域の幅と同一であることを特徴とする抵抗構
成体。
前記抵抗領域の幅と同一であることを特徴とする抵抗構
成体。
13、上記第12項において、前記低固有抵抗領域上に
メタルコンタクト開口を有することを特徴とする抵抗構
成体。
メタルコンタクト開口を有することを特徴とする抵抗構
成体。
14、上記第11項において、前記抵抗領域がPドープ
されており且つ前記低固有抵抗領域がP+であることを
特徴とする抵抗構成体。
されており且つ前記低固有抵抗領域がP+であることを
特徴とする抵抗構成体。
15、半導体セル構成体において、2つの長い側部と2
つの短い側部を持っており且つ第1ドーピングレベルを
持っている第1矩形Pドープエミッタ領域、前記エミッ
タ領域の対向する長い側部に隣接し前記エミッタ領域と
実質的に平行は第2及び第3矩形Pドープコレクタ領域
、前記エミッタ領域の対向する短い側部に結合されてお
り且つ前記第1ドーピングレベルよりも低い第2ドーピ
ングレベルを持った第4及び第5抵抗性Pドープ領域、
前記第4及び第5抵抗性領域の1つの対向側部上で夫々
前記第2及び第3コレクタ領域に隣接した第1及び第2
Nドープベース領域、前記ベース領域に結合されており
且つ前記エミッタ領域及びコレクタ領域下側に延在する
N十埋込層。
つの短い側部を持っており且つ第1ドーピングレベルを
持っている第1矩形Pドープエミッタ領域、前記エミッ
タ領域の対向する長い側部に隣接し前記エミッタ領域と
実質的に平行は第2及び第3矩形Pドープコレクタ領域
、前記エミッタ領域の対向する短い側部に結合されてお
り且つ前記第1ドーピングレベルよりも低い第2ドーピ
ングレベルを持った第4及び第5抵抗性Pドープ領域、
前記第4及び第5抵抗性領域の1つの対向側部上で夫々
前記第2及び第3コレクタ領域に隣接した第1及び第2
Nドープベース領域、前記ベース領域に結合されており
且つ前記エミッタ領域及びコレクタ領域下側に延在する
N十埋込層。
夫々前記第2及び第3コレクタ領域内の第1及び第2N
ドープNPNエミッタ領域、前記Nドープベース領域か
ら対向側部上で夫々前記第2及び第3コレクタ領域へ結
合された第6及び第7Pドープ抵抗領域、前記第4及び
第5抵抗性領域の一方の一端における少なくとも1つの
P十領域、を有することを特徴とする半導体セル構成体
。
ドープNPNエミッタ領域、前記Nドープベース領域か
ら対向側部上で夫々前記第2及び第3コレクタ領域へ結
合された第6及び第7Pドープ抵抗領域、前記第4及び
第5抵抗性領域の一方の一端における少なくとも1つの
P十領域、を有することを特徴とする半導体セル構成体
。
以上、本発明の具体的実施の態様に付いて詳細に説明し
たが、本発明はこれら具体例にのみ限定されるべきもの
では無く、本発明の技術的範囲を逸脱すること無しに種
々の変形が可能であることは勿論である。例えば、抵抗
R4及びR5は、PNPコレクタ領域から離隔させるこ
とが可能である。
たが、本発明はこれら具体例にのみ限定されるべきもの
では無く、本発明の技術的範囲を逸脱すること無しに種
々の変形が可能であることは勿論である。例えば、抵抗
R4及びR5は、PNPコレクタ領域から離隔させるこ
とが可能である。
第1A図は従来のPNP トランジスタセルの概略図、
第1B図は従来のNPN)−ランジスタの概略図、第1
C図は従来の抵抗の概略図、第2@は本発明に基づく抵
抗/トランジスタセル構成体の概略平面図、第3図は第
2図の3−3線に沿って取った概略断面図、第4図は2
つのNPNトランジスタとして接続された第2図のセル
構成体の概略図、第5図は2つのコレクタを有するPN
P トランジスタとして接続された第2図のセル構成体
の概略図、第6図は5個の抵抗として接続された第2図
のセル構成体の概略図、である。 (符号の説明) 34:エミッタ領域 38:抵抗 40.42:コレクタ 84:埋込層 88:Nエピタキシャルウェル 90:P基板 特許出願人 エクサ−コーポレーション FIG、−IA。 2NPNトランジス7 FIG=4゜ FIG−2゜ PNP )ランジス7 FIG、J。 FIG、J。 手続補正書防幻 1゜ 2゜ 3゜ 4゜ 平成元年4月21日 特許庁長官 吉 1)文 毅 殿 事件の表示 昭和63年 特許願 第290371
、発明の名称 プログラマブル能動/受動セル構成
体補正をする者 事件との関係 特許出願人
第1B図は従来のNPN)−ランジスタの概略図、第1
C図は従来の抵抗の概略図、第2@は本発明に基づく抵
抗/トランジスタセル構成体の概略平面図、第3図は第
2図の3−3線に沿って取った概略断面図、第4図は2
つのNPNトランジスタとして接続された第2図のセル
構成体の概略図、第5図は2つのコレクタを有するPN
P トランジスタとして接続された第2図のセル構成体
の概略図、第6図は5個の抵抗として接続された第2図
のセル構成体の概略図、である。 (符号の説明) 34:エミッタ領域 38:抵抗 40.42:コレクタ 84:埋込層 88:Nエピタキシャルウェル 90:P基板 特許出願人 エクサ−コーポレーション FIG、−IA。 2NPNトランジス7 FIG=4゜ FIG−2゜ PNP )ランジス7 FIG、J。 FIG、J。 手続補正書防幻 1゜ 2゜ 3゜ 4゜ 平成元年4月21日 特許庁長官 吉 1)文 毅 殿 事件の表示 昭和63年 特許願 第290371
、発明の名称 プログラマブル能動/受動セル構成
体補正をする者 事件との関係 特許出願人
Claims (1)
- 【特許請求の範囲】 1、PNPトランジスタ用の半導体セル構成体において
、第1ドーピングレベルを持った第1Pドープエミッタ
領域、前記エミッタ領域に近接した少なくとも1個のP
ドープコレクタ領域、前記第1ドーピングレベルよりも
低い第2ドーピングレベルを持っており且つ前記コレク
タ領域に面することのない前記エミッタ領域の端部にお
いて前記エミッタ領域へ結合されている少なくとも1個
のPドープ抵抗領域、前記エミッタ領域とコレクタ領域
とに近接する少なくとも1個のNドープベース領域、を
有することを特徴とする半導体セル構成体。 2、PNPトランジスタを形成すべく適合可能な半導体
セル構成体において、2つの長い側部と2つの短い側部
をを持っており且つ第1ドーピングレベルを持っている
第1矩形Pドープエミッタ領域、前記エミッタ領域の対
向する長い側部に隣接し前記エミッタ領域に実質的に平
行な第2及び第3矩形Pドープコレクタ領域、前記エミ
ッタ領域の対向する短い側部に結合されており且つ前記
第1ドーピングレベルよりも一層低い第2ドーピングレ
ベルを持っている第4及び第5抵抗性Pドープ領域、前
記第4及び第5抵抗性領域の1つの対向側部上に夫々前
記第2及び第3コレクタ領域に隣接する第1及び第2N
ドープベース領域、を有することを特徴とする半導体セ
ル構成体。 3、抵抗構成体において、第1固有抵抗値を持っている
長尺半導体抵抗領域、前記抵抗領域の一端へ結合されて
おり且つ前記第1固有抵抗値よりも低い第2固有抵抗値
を持っている前記抵抗と同一の導電型の少なくとも1個
の低固有抵抗領域、を有することを特徴とする抵抗構成
体。 4、半導体セル構成体において、2つの長い側部と2つ
の短い側部を持っており且つ第1ドーピングレベルを持
っている第1矩形Pドープエミッタ領域、前記エミッタ
領域の対向する長い側部に隣接し前記エミッタ領域と実
質的に平行な第2及び第3矩形Pドープコレクタ領域、
前記エミッタ領域の対向する短い側部に結合されており
且つ前記第1ドーピングレベルよりも低い第2ドーピン
グレベルを持った第4及び第5抵抗性Pドープ領域、前
記第4及び第5抵抗性領域の1つの対向側部上で夫々前
記第2及び第3コレクタ領域に隣接した第1及び第2N
ドープベース領域、前記ベース領域に結合されており且
つ前記エミッタ領域及びコレクタ領域下側に延在するN
+埋込層、夫々前記第2及び第3コレクタ領域内の第1
及び第2NドープNPNエミッタ領域、前記Nドープベ
ース領域から対向側部上で夫々前記第2及び第3コレク
タ領域へ結合された第6及び第7Pドープ抵抗領域、前
記第4及び第5抵抗性領域の一方の一端における少なく
とも1つのP+領域、を有することを特徴とする半導体
セル構成体。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US122,971 | 1987-11-19 | ||
| US07/122,971 US4851893A (en) | 1987-11-19 | 1987-11-19 | Programmable active/passive cell structure |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH021165A true JPH021165A (ja) | 1990-01-05 |
| JP2513813B2 JP2513813B2 (ja) | 1996-07-03 |
Family
ID=22405978
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63290371A Expired - Lifetime JP2513813B2 (ja) | 1987-11-19 | 1988-11-18 | プログラマブル半導体セル構成体 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4851893A (ja) |
| EP (1) | EP0317108B1 (ja) |
| JP (1) | JP2513813B2 (ja) |
| KR (1) | KR920003801B1 (ja) |
| AT (1) | ATE99455T1 (ja) |
| DE (1) | DE3886703T2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2739958B2 (ja) * | 1988-06-28 | 1998-04-15 | 株式会社東芝 | スタンダードセル |
| US5021856A (en) * | 1989-03-15 | 1991-06-04 | Plessey Overseas Limited | Universal cell for bipolar NPN and PNP transistors and resistive elements |
| US5440153A (en) * | 1994-04-01 | 1995-08-08 | United Technologies Corporation | Array architecture with enhanced routing for linear asics |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS61188960A (ja) * | 1985-02-18 | 1986-08-22 | Fujitsu Ltd | 半導体集積回路装置 |
| JPS61248440A (ja) * | 1985-04-25 | 1986-11-05 | Nec Corp | マスタ−スライス方式論理集積回路 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL162511C (nl) * | 1969-01-11 | 1980-05-16 | Philips Nv | Geintegreerde halfgeleiderschakeling met een laterale transistor en werkwijze voor het vervaardigen van de geintegreerde halfgeleiderschakeling. |
| US4100563A (en) * | 1976-09-27 | 1978-07-11 | Motorola, Inc. | Semiconductor magnetic transducers |
| US4228451A (en) * | 1978-07-21 | 1980-10-14 | Monolithic Memories, Inc. | High resistivity semiconductor resistor device |
| JPS5617067A (en) * | 1979-07-20 | 1981-02-18 | Hitachi Ltd | Semiconductor switch |
| US4288708A (en) * | 1980-05-01 | 1981-09-08 | International Business Machines Corp. | Differentially modulated avalanche area magnetically sensitive transistor |
| US4417265A (en) * | 1981-03-26 | 1983-11-22 | National Semiconductor Corporation | Lateral PNP power transistor |
| JPS58147064A (ja) * | 1982-02-25 | 1983-09-01 | Fuji Electric Co Ltd | トランジスタ |
| US4513306A (en) * | 1982-12-27 | 1985-04-23 | Motorola, Inc. | Current ratioing device structure |
| US4684970A (en) * | 1985-07-29 | 1987-08-04 | Rca Corporation | High current lateral transistor structure |
| KR870009476A (ko) * | 1986-03-31 | 1987-10-27 | 이그자 코오포레이숀 | 프로그램 가능 트랜지스터 및 그의 제조방법 |
-
1987
- 1987-11-19 US US07/122,971 patent/US4851893A/en not_active Expired - Lifetime
-
1988
- 1988-10-28 DE DE3886703T patent/DE3886703T2/de not_active Expired - Fee Related
- 1988-10-28 AT AT88310168T patent/ATE99455T1/de not_active IP Right Cessation
- 1988-10-28 EP EP88310168A patent/EP0317108B1/en not_active Expired - Lifetime
- 1988-11-17 KR KR1019880015161A patent/KR920003801B1/ko not_active Expired
- 1988-11-18 JP JP63290371A patent/JP2513813B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59177944A (ja) * | 1983-03-28 | 1984-10-08 | Hitachi Ltd | 半導体集積回路装置 |
| JPS61188960A (ja) * | 1985-02-18 | 1986-08-22 | Fujitsu Ltd | 半導体集積回路装置 |
| JPS61248440A (ja) * | 1985-04-25 | 1986-11-05 | Nec Corp | マスタ−スライス方式論理集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0317108A3 (en) | 1990-05-23 |
| KR920003801B1 (ko) | 1992-05-14 |
| DE3886703T2 (de) | 1994-07-07 |
| DE3886703D1 (de) | 1994-02-10 |
| EP0317108A2 (en) | 1989-05-24 |
| KR890008996A (ko) | 1989-07-13 |
| US4851893A (en) | 1989-07-25 |
| ATE99455T1 (de) | 1994-01-15 |
| JP2513813B2 (ja) | 1996-07-03 |
| EP0317108B1 (en) | 1993-12-29 |
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