JPS61250751A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は情報処理装置に係り、特にメモリを読み出し、
読み出したデータに基づいて種々の処理を行うものに関
する。

（従来の技術） 近年情報処理装置は半導体技術の進歩に相俟って高度な
処理を行うようになっている。このような情報処理装置
は例えばワンチップマイクロプロセッサ（以下マイコン
と称す）がある。

ブロック図を第１４図に示し動作を説明する。

プログラムカウンタ１により発生されるアドレス情報に
従ってＲＯＭ２が読み出される。　ＲＯＭ２は通常イン
ストラクションＲＯＭと呼ばれ、予めマイコンにて行う
べき命令が格納されている。　ＲＯＭ２より出力される
データに基づき、ＡｌＯ２，ＲＡＭ４．　ｌ１０５が所
定のタイミングで所定のデータのやりとりを行い情報処
理を行う。例えば、インテル社のマイコン８０４９がこ
れに相当する。インテル８０４９においては、ＲＯＭ２
の読み出しは８ビット単位で行われ、短い命令は８ビッ
ト、長い命令は１６ビットとなっており、この場合には
連続する２ワードのデータを読み出すようになっている
。

（発明が解決しようとする問題点） しかしながら、上記の構成においては、仮に必要なデー
タ長が例えば１２ビットでよい場合においても１６ビッ
ト分のデータを読むことになる。逆に言えば、ＲＯＭ２
において、１２ビットのデータが格納されている場合に
は４ビットが無駄となっていることになる。

本発明は上記問題点に鑑み、ＲＯＭの使用効率を上げた
情報処理装置を提供するものである。

（問題点を解決するための手段） 上記問題点を解決するため１本発明は。

データの第１番目のワードのデータの上位Ｍビットと下
位（Ｎ−Ｍ）ビットが上記記憶装置に格納されているア
ドレスを各々ＡｉとＢｉとすると、但し［］はガウス記
号であり、［］内の数値の整数部を表す。

の関係で上記データが格納されている記憶装置を有し。

上記アドレスＢｉは上記アドレスＡｉを。

ビットだけ右シフトして且つ最上位を含む少なくとも１
ビットに１を付与することによって作成するアドレス作
成器を有するものである。

（作用） 本発明は上記した構成によってデータを上位ビットと下
位ビットに分け、下位ビットをまとめてｌワードとして
ＲＯＭに格納する。これにより利用されないビットが少
なく或いは全くなくなるため。

ＲＯＭの利用効率を著しく向上させることができる。

（実施例） 以下図面に基づき本発明の一実施例を説明する。

第１図は本発明による情報処理装置を電子楽器に用いた
場合のブロック図である。この第１図を説明すると、１
−１は鍵盤である。１−２はタブレットであり５本電子
楽器より出力される楽音の音色の選択を指示する操作部
である。１−３は効果スイッチであり、楽音に対する各
種の効果の制御１例えばヴイブラート、トレモロ等の効
果のオン・オフを指示するスイッチである。■−４はマ
イコン（マイクロコンピュータ）であり５例えばインテ
ル社のマイコン８０４９等が相当する。１−５は楽音発
生部であり、マイコン１−４より与えられた制御信号に
基づいて波形演算、周波数演算を行う。１−６はデータ
バンクであり、楽音発生部１−５にて使用する波形デー
タやエンベロープデータが格納されているＲＯＭ　（読
出専用メモリ）である、１−７はフィルタであり、楽音
発生部１−５より出力される楽音信号の折り返しノイズ
を除去する。１−８はスピーカである。

次に第１図（イ）に示す電子楽器の動作を説明する。マ
イコン１−４は内部に予め書き込まれた命令に従って、
鍵盤１−１．タブレット１−２、効果スイッチ１−３の
状態を順次検索する。またマイコン１−４は鍵盤１−１
における鍵の０Ｎ１０ＦＦの状態に基づいて押圧されて
いる鍵のコードを楽音発生部１−５の複数のチャンネル
に割り当てる割り当て信号を送出するとともに、タブレ
ット１−２、効果スイッチ１−３の状態に応じて制御デ
ータを送出する。楽音発生部１−５においては、マイコ
ン１−４より送出される割り当て信号及びその他の制御
信号を内部のレジスタに取り込み、これらの信号に基づ
いてデータバンク１−６より必要な波形データ、エンベ
ロープデータを読み出しながら楽音信号の合成を行う。

この楽音発生部１−５において合成された楽音信号は、
フィルタ１−７を通してスピーカ１−８へと送られ楽音
を発生する。

第１図（ロ）にマイコン１−４より楽音発生部１−５へ
データを転送する場合のタイミング図を示す。また、第
１表にマイコン１−４より楽音発生部１−５へ送出する
データの内容を示す。第１表において。

ＮＯＤはノートオクターブデータであり、ノートデータ
ＮＤとオクターブデータＯＣＴ及びキーオンデータＫｏ
ｎより成っている。その具体的な内容は第２表にＮＯＤ
のビット構成が示してあり、第３表にノートデータＮＯ
と音名との対応が示してあり、第４表にオクターブデー
タＯＣＴと音域との対応が示しである。即ち仮に楽音発
生部１−５に対しＧ＃というノートの第６オクターブの
音（以下Ｇ＃６と略す）をチャンネル１より出力したい
時には第１図（ロ）におけるアドレスとして０００００
００１　、データとして１００１１１１０をマイコン１
−４より送出することになる。

次に、ＰＤＤはピッチデチューンデータであり調律をず
らすための８　ｂｉｔのデータである。ＰＤＤは２の補
数表示にて表されており、可変範囲は−１２８〜＋１２
７の２５６通りである。ＲＬＤはリリースデータで、キ
ーオフ後の減衰特性を制御する４　ｂｉｔのデータであ
る。ＶＯＬはボリュームフラグであり、このビットを′
１″にすると後述のボリュームデータＶＬＤに応じて楽
音発生部１−５からの楽音信号の出力レベル制御を可能
にするものである。　ＤＭＰはダンパフラグであり、ピ
アノタイプエンベロープの場合のキーオフ後の減衰を急
速な減衰にせしめるフラグであり、ＤＭＰ＝１の時に機
能する。　ＳＱＬはソロフラグであり、他のチャンネル
と同音名の楽音がアサインされた時にそのチャンネルの
発生している楽音とこれから発生しようとしている楽音
の位相特性を合わすか否かを選択するフラグであり。

５ＱＬ＝１の時には位相合わせをキャンセルする。

ＴＡＢはタブレットデータであり、第１図におけるタブ
レット１−２により指定されるデータがこの５ｂｉｔに
入る。ＰＥはピッチエクステントフラグで、このビット
を′１”にしたチャンネルにはピッチエクステントがか
かる。ＶＬＤはボリュームデータであり、前述のボリュ
ームフラグＶＯＬとともにチャンネルから出力される楽
音のレベルを８　ｂｉｔの細かさで制御する。なお、こ
れら一連のデータはすべてチャンネルごとに独立に設定
できるものである。

次に、楽音発生部１−５における演算シーケンスについ
て説明する。

第５表及び第６表に楽音発生部１−５の演算シーケンス
を示す。本楽音発生部１−５においては、短い演算サイ
クルでより多くのデータ処理を行うために演算シーケン
スがイニシャルモード、ノーマルモードの２つのモード
を有し、更に上記両モードがそれぞれロングシーケンス
、ショートシーケンスに分かれている。また、イニシャ
ルモードショートシーケンス及びノーマルモードロング
シーケンスはそれぞれＥＶＥＮ、　ＯＤＤの２つの状態
を有している。

イニシャルモードはマイコン１−４が楽音発生部１−５
に対して新たな楽音の発生を命令した際に楽音発生部１
−５におけるマイコン１−４より指定されたチャンネル
について種々のレジスタ等の初期設定を行うモードであ
りロングシーケンスより開始され、ショートシーケンス
を２回行った後ノーマルモードに入る。このイニシャル
モードにおける２回のショートシーケンスについて１回
目がＯＤＤ。

２回目がＥＶＥＮのショートシーケンスとなる。このイ
ニシャルモード終了後、ノーマルモードに移るが、ショ
ートシーケンス６回の後ロングシーケンス１回がくるこ
とになる。

本実施例では各チャンネル毎に、独立した２系統の波形
と独立した２系統のエンベロープとを掛は合わせるよう
になっており、更にピッチの細かな調整機能をも有して
いるが、これらの演算処理を時分割で８チャンネル分行
うためには多大な演算ステップが必要となる。そこで短
いサイクルで演算しないといけないものをショートシー
ケンスとし、演算頻度の低いもの、つまり長いサイクル
で演算してもよいものをロングシーケンスとする。

そしてショートシーケンスの間にロングシーケンスを挿
入することにより演算の効率化を図っている。

第１図（ハ）にショートシーケンス、ロングシーケンス
のタイミング図を示す、第１図（ハ）に示すとおり、シ
ョートシーケンス（０）〜（１０）の１１のタイムスロ
ットより成っており、ロングシーケンスは（１１）〜（
１９）の９のタイムスロットより成っている０個々のタ
イムスロットは２５０ｎｓであり、４分割されてψ１．
ψ３のノンオーバーラツプの２相クロツクとともに全体
のシステムが動作している。

ショートシーケンスとロングシーケンスの関係は。

ショートシーケンスがチャンネル０からチャンネル７ま
で８回くり返されるごとに１チャンネル分のロングシー
ケンスが入る。故に１例えばチャンネル３のショートシ
ーケンスは１１Ｘ８＋９の９７タイムスロツトごとに１
回、ロングシーケンスは９７×８の７７６タイムスロツ
トごとに１回の割で現われることになる。更に、ノーマ
ルモードのロングシーケンスにはＥＶＥＮとＯＤＤの２
つの状態があるため、？７６Ｘ２の１５５２タイムスロ
ツトを周期としてシステムが動作しているものである。

次に、第５表及び第６表に基づいて個々の演算シーケン
スについて説明する。前述のように、楽音発生部１−５
は新たな押鍵によりイニシャルモードロングシーケンス
より開始するようになっているのでイニシャルモードロ
ングシーケンスよりタイムスロット別に説明を行う。

加ｎ （１３）　ＰＤＤ　　＋　　ＰＨＩ）　→　ＰＤＲ（１
５）　　　　　Ｏ→　ＴＲＩ （１６）　　　　Ｏ→　ＴＲ２ （１７）　　　　　Ｏ−＊　　ＺＲＩ （１８）　　　　　Ｏ→　ＺＲ２ タイムスロット（１３）の意味するところは、ＰＤＤと
いうレジスタの内容とＰＲＯというレジスタの内容を加
算してＰＤＲというレジスタに格納するということであ
る。タイムスロット（１５）〜（１８）は、ＴＲＩ。

ＴＲ２，ＺＲＩ、　ＺＲ２というレジスタにＯを書き込
むということである。

データバンク　み　し く１２）　　　　ｗＴＤ　−＋　ＨＡＤ　　４　ＨＡＤ
（１４）　　　　ＨＡＤ　４　Ｃ０ＮＴ　４　Ｃ０ＮＴ
、　ＤＩＦＩ（１６）〜（１７）　ＨＡＤ　４　ＳＴＥ
　　４　ＥＡＲＩこれらの意味するところは、左端にあ
るデータ（例えばタイムスロット（１４）ならばＨＡＤ
というデータ）をアドレスとしてデータバンク１−６よ
り中央に記載のＣ０ＮＴというデータを読み出し、右端
にある名前・のレジスタＣ０ＮＴ及びＤＩＦＩに格納す
るということである。

（１）　　ＰＤＲ＋　ＪＤ　　Ｌ、Ｂ、　；　Ｏ→ＥＲ
２／１（３）　ＯＲＧ　＋ＯＣＴ　＋　１−＊　ＶＢ２
−ｅΔｖＡＲ（４）　　Ｄ、Ｂ、　＋　ＥＡＲＩ→ＥＡ
Ｒ２（６）０　　　　→ＩＩＩＲＩ （８）　　　　　Ｏ−４ＥＲ１ （９）　　　　　Ｏ−４ＷＥ２ （１０）　　　　Ｏ−＋　ＩＩＥＩ、　ｌｌＲ２タイム
スロット（１）における０−４ＥＲ２／１はシゴートシ
ーケンス１回目即ちＯＤＤ時にはＥＲ２，２回目即ちＥ
ＶＥＮ時にはＥＲＩというレジスタにＯを書き込むこと
を意味する。またり、８．とは、ＰＤＲ＋　ＪＤの演算
結果をレジスタに格納せずに、Ｌパス（後述）を介して
乗算部（後述）に送出することを意味する。タイムスロ
ット（３）においては、演算結果を４度ＷＥ２というレ
ジスタに格納した後デコードしてΔＷＡＲに格納するこ
とを意味する。タイムスロット（４）における０、Ｂ、
は、後述のデータバンク読み出し部によって得られる値
をレジスタ等を介さすＤバス（後述）を介して加算器に
送出することを意味する。

上記のＣ，Ｂ、は、加算部にて得られた結果をレジスタ
を介さずに乗算部に直接入力することを意味しこの場合
においてはタイムスロット（１）にて得られたＰＤｌｔ
　＋　ＪＤの演算結果を意味する。

−一タバンク　み　し く１）　　　　ＩＩＡＤ→　ΔＳＴｆ！→Ａ、Ｂ。

（３）〜（４）　ＥＡＲＩ／２→Ｅｌ／２→　ΔＴｌ／
２．ΔＥｌ／２゜ΔＺｌ／２ （６）〜（７）ＨＡＤ　　４　　ＳＴＷ／ΔＳＴｗ　−
＋　　ＳＴＷ／υＡＲここでタイムスロット（１）のＡ
、Ｂ、は、データバンク読み出しによって得られた値を
レジスタ等を介ざすに直接加算部のＡ入力へ入力するこ
とを意味する。また、タイムスロット（６）〜（７）の
ＳＴＶ／ΔＳ丁＋１−＋ＳＴｗ／ｖＡＲは、ショートシ
ーケンス１回目即ち０００時にはＳＴｖというデータを
読み出してＳＴＶというレジスタに格納し、２回目即ち
ＥＶＥＮ時にはΔＳＴｗというデータを読み出してＷＡ
Ｒというレジスタに格納することを意味する。

次にノーマルモードについて説明する。

ノーマルモードショートシーケンス 第６表において牢印のついている箇所は、ノートクロッ
クが発生した後の事始のショートシーケンスのみでその
演算が行われるものであり、この動作を制御するフラグ
を計算要求フラグＣＬＲＱと呼ぶことにする。

迦Ｊｌ （１）　　１ＩＥ２　　＋　　ＷＥ！１　　　　　４　
　Ｌ、Ｂ。

（２）　　ＳＴＶ　　＋　　ＷＡＲ−＋Ｄ、Ｂ、　　、
　Ｂ、Ｂ。

（３）　　ＺＲＩ　　＋　ΔＺｌ　　　　　４ＺＲ１（
４）　　ＤＩＦＩ　　＋　　Ｃ，Ｂ、　　　　　→　Ｄ
、Ｂ。

（５）　　ＥＲＩ　　＋　ΔＥｌ　　＋　Ｃｉ　−４Ｅ
ＲＩ（６）　　ＺＲ２＋　ΔＺ２　　　　　→ＺＲ２（
７）　　ＭＡＲ＋　ΔＩｔ！ＡＲ４ＶＡＲ＊（８）　　
ＥＲ２＋　ΔＥ２　＋　Ｃｉ　−＋　ＥＲ２（９）　　
　ＦＲ＋　　ＣＤＲ−４ＣＤＲ拳ここで、タイムスロッ
ト（１）のり、Ｂ、は、演算結果をレジスタを介さず直
接乗算部へ入力することを意味する。タイムスロット（
２）のり、Ｂ、、　Ｂ、Ｂ、は同様に演算結果を直接デ
ータバンク読み出し部及び加算部のＢ入力へ入力するこ
とを意味する。タイムスロット（４）におけるＣ、Ｂ、
は、加算部の演算結果をレジスタを介さずに直接入力す
ることを意味し、この場合はタイムスロット（２）にお
けるＳＴＶ　＋　ｗＡＲの演算結果が入力される。また
、０．Ｂ。

はその演算結果を直接データバンク読み出し部へ入力す
ることを意味する。タイムスロット（５）及び（８）の
Ｃｉは、それぞれタイムスロット（３）及び（６）にお
ける演算のくり上り（キャリー）を加えるという意味で
ある。

見１里 （１）〜（３）　　ＶＨ２＋　　ＥＲ２４ＶＥ２ｍ（４
）〜（６）　　Ｃ，Ｂ、　Ｘ　ＣＮ　　→（ＤＡＣ）（
７）　〜（９）　　ＷＲＩ　Ｘ　ＥＲＩ　　−＋　ＶＥ
１＊ここで、タイムスロット（４）〜（６）のＣ，Ｂ、
とは加算部の出力をレジスタ等を介さず直接乗算部へ入
力することを意味する。この場合は、タイムスロット（
１）のＶＨ２＋　ｗＥＩの演算結果に相当する。また（
ＤＡＣ）とあるのは、この演算結果をＤＡＣ（ＯＡコン
バータ；後述）に入力することを表す。

データバンク　み　し く４）　〜（５）　　Ｃ，Ｂ、　　−＋　　１１　　→
ＷＲ１＊（７）　〜（８）　　Ｃ，Ｂ、　　＋　　＋１
１　　→ＶＲ２＊ここで、タイムスロット（４）〜（５
）のＣ，Ｂ、は加算部の演算結果を直接データバンク読
み出し部へ入力してデータバンク１−６のアドレスとす
ることを意味し、この場合は加算部におけるタイムスロ
ット（２）の５ＴＩＩ　＋　ｖＡＲの演算結果に相当す
る。タイムスロット（７）〜（８）のＣ，Ｂ、も同様に
タイムスロット（４）ノＤＩＦＩ　＋　（ＳＴｗ＋　Ｍ
ＡＲ）ノ演算結果に相当する。

（１３）ΔＴｌ／２　＋ＴＲＩ／２　　　　→ＴＲＩ／
２（１４）　　ＰＤＲ＋　　ＪＤ　　　　　　　　　　
　　−）　　Ｌ、Ｂ。

（１５）　　ΔＥＡＲＩ／２　＋　ＥＡＲＩ／２　＋　
Ｃｉ→ＥＡＲＩ／２（１６）　　ＰＤＤ　　＋　　ＰＥ
Ｄ　　　　　　　　　　　−４ＰＤＲここで、タイムス
ロット（１４）のり、Ｂ、は、加算部の演算結果即ちＰ
ＤＲ＋　ＪＤの値をレジスタを介さず直接乗算部へ入力
することを意味する。タイムスロット（１５）のＣｉは
タイムスロット（１３）の演算を行った結果生じるくり
上り（キャリー）を意味する。

米見皿 （１６）〜（１８）　　ＣＮ　＋　Ｃ，Ｂ、→ＦＲここ
で、Ｃ，Ｂ、は加算部における演算結果をレジスタを介
さず直接乗算部へ入力することを意味し、この場合は加
算部タイムスロット（１４）におけるＰＤＲ＋　ＪＤの
演算結果が入力される。

データバンク　み　し。

（１４）〜（１５）　　ＥＡＲ２／１→Ｅ２／１→　Δ
Ｔ２／１゜ＡＥ２／１．　ＡＺ２／１ ここで、２／１というのは、奇数回目、即ち０００時に
は２（例えばＲ２／１ならばＲ２）、偶数回目、即ちＥ
ＶＥＮ時には１（同Ｅ１）トなることを意味し、ＥＶＥ
Ｎ、ＯＤＤで別のデータを読み出し、別のレジスタへ格
納することを意味する。

第２図は第１図（イ）における楽音発生部１−５の詳細
な図である。まずこの図を用いて各ブロックの機能の概
略を説明すると、２−１はマスタクロックであり、ここ
ではｆ　＝８．０００９６ＭＨｚのものを用いている。

２−２はシーケンサ（以下ＳＥＱと称す）であり、マス
タクロック２−１によるクロック信号を分周し。

楽音発生部１−５全体におけるシーケンス信号（以下Ｓ
Ｑ倍信号称す）及び各種制御信号を発生する。２−３は
マイコンインターフェース部（以下ＵＣＩＦと称す）で
あり、第１表にて示される各種データをマイコン１−４
が楽音発生部ｔ−Ｓとは非同期で送出しているが、この
データを取り込み、ＳＥＱにより発生されるＳＱ倍信号
の同期をとる回路である。更にフラグＫｏｎによりイニ
シャルモード、ノーマルモードのモード切りかえを指示
するフラグＩＮｒを発生する。

２−４は比較レジスタ部（以下ＣＤＲと称す）であり、
前記演算シーケンスで示したレジスタＣＤＩ　８チャン
ネル分とマスタクロックを順次分周して得た１０ビット
の分局信号とを比較し、８チャンネル分のノートクロッ
クと計算要求フラグＣＬＲＱを発生する。

２−５はランダムアクセスメモリ部（以下メモリと称す
）で、楽音発生部１−５内で行われる種々の演算結果を
記憶する。２−６はフルアダ一部（以下ＦＡと称す）で
あり、各種データの加算を行う１６ビットのフルアダー
を内蔵している。２−７は乗算部（以下ＭＰＬＹと称す
）であり、 （２の補数の１２ｂｉｔ）　Ｘ　（絶対値１０ｂｉｔ）
の演算を行う乗算器を有している。２−８はデジタルア
ナログコンバータ（以下ＤＡＣと称す）であり。

ＭＰＬＹ２−７より出力されるデジタルの楽音データを
アナログの楽音データに変換する。２−９はアナログバ
ッファメモリ部（以下ＡＢＭと称す）で、　ＤＡＣ２−
８よりマシンサイクル周期で発生される楽音データをＣ
ＤＲ２−４により発生されるノートクロックによる音程
同期への変換を行う、　ＡＢＭ２−９の機能及び構成は
特開昭５９−２１４０９１号公報に示されているアナロ
グバッファメモリと同様のものである。　２−１０は入
出力回路部（以下Ｉ１０と称す）であり、データバンク
１−６ヘアドレス信号を送出し、そのアドレス信号に対
応した波形データ、エンベロープデータの読み出しを行
い、必要に応じて読み出したデータのデータ変換を行う
、　２−１１はマトリックススイッチ部（以下ＭＳ警と
称す）であり、ＩＪＣＩＦ２−３、ＣＤＲ２−４、メモ
リ２−５に接続された横方向のパスライン（ＨＡ　。

ＪＩＢ、　ＨＣ，ＨＤ、　ＨＥ、　ＨＬの各パス）とＦ
Ａ２−６、阿ＰＬＹ２−７、Ｉｌｏ　２−１０へ接続さ
れている縦方向のパスライン（Ａ、Ｂ、Ｃ，Ｄ、Ｌの各
バス）とを、ＳＱ倍信号応じて接続する回路である。こ
れらの回路により第５表及び第６表に示す演算シーケン
スを実行するものである。

次に個々のブロックについて説明する。

第４図は第２図における５ＥＱ２−２の詳細図である。

４−１はカウンタであり、マスタクロックを分周し、第
１図（ハ）に示す種々のタイミング信号を発生する。　
ＴＳは第１図（ハ）におけるタイムスロットを表す信号
であり、ＣＩ（Ｃはチャンネルコードであり、第１図（
ハ）におけるチャンネルの番号を表わす信号である。Ｅ
ｖは演算シーケンスにおける００口、ＥＶＥＮを表す信
号であり、ＥＶ＝ＯはＯＤＤ、　ＥＶ＝　１はＥＶＥＮ
を意味する。４−２はＳＱＲＯＭ　（シーケンスＲＯＭ
）である。ＳＱＲＯＭ４−２のアドレス入力にはタイム
スロットを表す信号ＴＳとフラグＩＮＩが入力されてお
り、これらの入力に基づいて各々のタイムスロットにお
ける各種制御命令を発生している。４−３は論理／７’
−トチあり、ＳＱＲＯＭ４−２による出力を各種フラグ
及び計算要求フラグＣＬＲＱ等で更に制御して、ＳＱ倍
信号演奏情報、効果スイッチ１−３等の指示に従って。

各機能ブロックが各タイムスロット毎にどのように動作
すべきかを指示する信号；図中ではＳＱと略記）を発生
する。

第５図はＬＩＣＩＦ２−３の詳細図である。第５図にお
いて、５−１はラッチであり、第１図におけるマイコン
１−４より与えられるＡ／Ｄ　Ｏ〜７をＡＬＥによりラ
ッチする。Ａ／Ｄ　Ｏ〜７とＡＬＥの関係は第１図（ロ
）に示すとおりであるので、ラッチ５−１には第１表に
示すところのアドレスがラッチされる。５−２はラッチ
であり、マイコン１−４より与えられるＡ／ＤＯ〜７を
鼎によりラッチする。Ａ／Ｄ　Ｏ〜７と豐の関係は第１
図（ロ）に示すとおりであるのでラッチ５−２には第１
表に示すところのデータがラッチされる。５−３はラッ
チであり、萱によって制御されラッチ５−１の出力をラ
ッチする。このようにアドレスを２段でラッチするのは
、　ＡＬＥが皆に無関係に周期的に１”になるからであ
り、このようにアドレスを２段でラッチすることにより
駅による新たなデータの書き込みを行うまでラッチ５−
３、ラッチ５−２にはそれぞれアドレス及びデータが格
納されることになる。５−４は１ワード８ビットのＲＡ
Ｍであり、Ａはアドレス入力、ＯＥは出力制御端子であ
り、データ端子りはＨＥババス接続されている。ここで
、０Ｅ＝１となると六入力で与えられたアドレスのデー
タをＤ端子より出力する。またＷＥは書き込み制御端子
で、ＩＩＨ＝１の時にＤ端子に与えられているデータを
Ａ入力で与えられたアドレスに書き込む、　ＯＢ、　１
１１１！はＳＱ倍信号より制御されている。　ＲＡＭ５
−４には第１表にて示した各種データ（ＮＯＤ、ＰＤＤ
、　ＲＬＤ　−ＶＯＬ　−ＤＭＰ　−ＳＱＬ、　ＴＡＢ
　−ＰＨ，ＶＬＤ）及びコントロールデータＣ０ＮＴ（
データバンクより書き込む。詳細は後述）、ピッチデー
タレジスタのデータＰＤＲがそれぞれ８チャンネル分格
納されている。５−５はセレクタであり、マイコン１−
４の指定するアドレスと、　ＳＱ倍信号指定するアドレ
スを。

別のＳＱ倍信号用いて選択出力し、ＲＡＭ５−４のＡ入
力に与えるものである。５−６は信号処理器であり、＋
１１１’バスに接続され、バス上のデータを取り込み各
種フラグ信号を発生する。また、マイコン１−４より送
出されたリリースデータＲＬＩ）　４ビットに応じた１
６とおりのリリース用エンベロープデータを発生してＨ
Ｅババス送出する。５−７はゲートであり。

ＳＱ倍信号応じてラッチ５−２の出力、つまりマイコン
１−４からのデータをＩＩＥバス上に送出する。

次にＵＣＩＦ２−３の動作を説明する。

第１表に示すようなデータが第１図（ロ）に示すタイミ
ングでマイコン１−４より与えられたとし。

仮にアドレスが０５□１データが８９１即ちチャンネル
５にＦ＃１の押鍵を指示したとすると、先ずＡＬＥ信号
によりラッチ５−１にアドレスがラッチされ。

次いで■信号によりラッチ５−２にデータがラッチされ
ると同時に、ラッチ５−３にアドレスがラッチされる０
次いで所定のタイミングでセレクタ５−５がラッチ５−
３の出力をセレクトし、同時にゲート５−７が開き、Ｒ
ＡＭ５−４のＷＨに書き込み信号が与えられる。この書
き込み信号によりＨＥババスはラッチ５−２にラッチさ
れたデータ即ちマイコン１−４が書き込もうとしたデー
タ即ち８９１６が与えられ、　ＲＡＭ５−４の六入力に
はラッチ５−３の出力である０５□が与えられるので、
ＲＡＭ５−４のアドレス０５、番地に８９□６というデ
ータが書き込まれる。このようにして第１表に示した各
種データがＲＡ！１Ｉ５−４に書き込まれる。

第１表に示すとおり、ＲＡＭ５−４ニはＶＯＬ　７ラグ
、ＰＥフラグ等のフラグ類が書き込まれているが、これ
らのフラグ類はＨＥババス介して信号処理器５−６へ送
出し、ここで一旦ラッチした後使用している。

第６図はＣＤＲ２−４の詳細図である。６−１はマスタ
クロツタを入力としたｌＯビットの分局器である。

６−２は比較器付ＲＡＭ（以下ＣＤＲＡＭと称す。）で
あり、１ワード１３ビットで８ワードを有する。各ワー
ドのうち上位１０ビットには比較器が設けてあり、端子
Ｔより入力される分周器６−１による分周データとの比
較が行われ、１０ビットすべてが一致すると端子Ｃより
一致パルスが出力される。　ＯＥ、　ｗＥ、Ａ。

Ｄの機能は前述のＲＡＭ５−４と同じである。６−３は
デコーダであり、Ａ入力、ＥＮ入力とＤ出力の関係は第
８表に示すとおりである。６−４〜６−１１はＲＳラッ
チであり、Ｓ入力に正のパルスが加わるとＱ出力が°′
１”に、Ｒ入力に正のパルスが加わるとＱ出力がｔ％Ｏ
”になる。ＲＳラッチ６−４はチャンネルＯ，ＲＳラッ
チ６−５はチャンネル１．・・・・・・の一致パルスが
Ｓに与えられる。６−１２はセレクタであり、Ｎ入力に
与えられた８信号からチャンネルコードＣＨＣ３ビット
によりそのうちの１信号を選択してＤより出力する。　
６−１３はラッチであり、　ＳＱ倍信号従ってセレクタ
６−１２の出力をラッチする。６−１４は＜ＮＤゲート
である。

次に第６図に示すＣＤＲ２−４の動作について説明する
。分局器６−１がマスタクロックを分周して１０ビット
の分周出力をＣＤＲＡＭ６−２のＴ入力へ与える。

ＣＤＲＡＭ６−２の各ワードには任意の値が入っている
が、これらの値の上位１０ビットが分周器６−１の出力
値と一致するごとに一致パルスをＣ端子より出力する。

　ＣＤＲＡＭ５−２のＮ入力にはＣＯＯ即ちチャンネル
を表す信号が入力しであるので、各ワードはそれぞれの
チャンネルに対応しているので、チャンネルごとに一致
パルスを発生する。この一致パルスはそれぞれをＲＳラ
ッチ６−４〜６−１１へ入力されているので、一致パル
スが発生したチャンネルに対応するＲＳラッチのＱ出力
が１”にセットされる。　ＲＳラッチ６−４〜６−１１
のＱ出力のうちの１つがチャンネルコードＣＨＣに応じ
てセレクタ６−１２により順次選択されラッチ６−１３
にラッチされる。ラッチ６−１３の出力は＜ＮＤゲート
６−１４に与えられているので、現在セレクタ６−１２
が選択しているＲＳラッチのＱ出力が′１”ならば、＜
ＮＤゲート６−１４に加えられたＳＱ倍信号よってデコ
ーダ６−３のＤ出力の該当チャンネルが′１”になり上
記のＲＳラッチのＱ出力はパ０”にリセットされる。

第７図はメモリ２−５の詳細図である。第７図におイテ
、？−１〜？−４はＲＡＭ　テあす、ＯＥ、　Ｗ［！、
　Ａ、　Ｄの各機能は前述のＲＡＭ５−４と同じである
。ここで、ＲＡＭ７−１ニｉｔｗＡＲ，ＩＥＡＲＩ、　
Δｚ１．　ＡＥＩ、　％ｌＥ１．　ＥＡＲｚ。

ΔＺ２．　Ａｇ３（７）各レジＸ夕が、　ＲＡｓ７−２
ニハｗＲ２，ＺＲＩ。

ΔＴｌ、　ＦＲ，ＡＩＩＩＡＲ，ＺＲ２，Ａｒ１（７）
各レジスタが。

ＲＡＭ７−３ニ４：１ＥＲ１，ＴＲＩ、　ＤＩＦＩ、　
Ｄｌｌｌ、　ＥＲ２，ＴＲ２，ＳＴｗ。

ＴＡＢ’　、　ＩＩＡＤの各レジスタが、　ＲＡＭ？−
４にはＮＯＤ’、ＷＥ２゜ＶＬＤ’の各レジスタがそれ
ぞれを８チャンネル分格納さレテイル。なお、ＮＯＤ’
　、　ＴＡＢ’　、　ＶＬＤ’は前述のＲＡＭ５−４ニ
おけルＮ００．　ＴＡＢ、　ＶＬＤ１７）データを書き
込んだものである。７−５は１ワード１０ビット１３ワ
ードのＲＯＭであり、第５表、第６表で示した演算シー
ケンスにおけるノート係数ＣＮが記憶されている。

ここでＱ′は出力、Ａはアドレス入力、ＯＥは出力制御
端子であり、０Ｅ＝１でＱにＲＯＭの内容が出力され、
０Ｅ＝Ｏの時はＱ＝ハイ・インピーダンスである。ノー
ト係数ＣＮの値は第７表に示すとおりである。なお、Ｒ
ＯＭ？−５の１０ビットの出力はＨＤババス下位１０ビ
ットに接続されている。７−６は信号処理器であり、Ｒ
ＡＭ７−４に格納されたＮＯＤ’よりＮＯ（ノートデー
タ）と０ＣＴ（オクターブデータ）を読み出しこれらの
データ及びＰＨフラグに基づいてピッチデチューンデー
タＰＥＤを発生する回路、並びにレジスタ’ｄＥ２のデ
ータを読み出してデコードするデコード回路が備えであ
る。

第８図はＦＡ２−６の詳細図である。第８図において、
８−１〜８−８はラッチであり、５ＥＱ２−２が発生す
るψ１．φ３の信号で動作している。８−９は加算器で
あり、Ａ入力に与えられた値とＳ入力に与えられた値（
共に１６ビット）とキャリー人力Ｃｉに与えられた値の
加算を行い、Ｃ及びＣｏより出力する。Ｃｏは演算の結
果生じるキャリー出力である。　８−１０゜８−１１は
ビット処理回路であり、ラッチ８−１．ラッチ８−２に
よる出力のビット操作を行う回路である。

８−１２は論理ゲートであり、　ＳＱ倍信号応じてラッ
チ８−６の出力を強制的に１”または′Ｏ”にする、或
いはそのまま出力するといった動作を行う、　８−１３
はＲＡＭであり、そのサイズは１ワード９ビットで１２
ワードのものである。　Ａ、　Ｄ、　ＷＥ、　ＯＥの各
機能は前述のＲＡＭ５−４と同じである。Ｄ出力９ビッ
トはＣバスの下位９ビットに接続されている。

ＲＡＭ８−１３は位相合わせ（後述）用の位相レジスタ
で、１２音のノートの個々の波形データ読み出し用アド
レス（ＭＡＲ）の位相管理を行う。

第９図（イ）はＭＰＬＹ２−７の詳細図である。第９図
において９−１〜９−９はラッチである。ここでラッチ
９−３にはＬバスのビット７〜ビット９が、ラッチ９−
５にはＬバスのビット９〜ビット１２が接続されている
。９−１０はエンコーダである。入出力の関係は第９表
に示すとおりである。　９−１１はシフタであり、■か
ら入力される１６ビットの信号をＣに入力された制御信
号に従ってシフトしＯより出力する。

シフトの内容は第１０表に示すとおりである。９−１２
はビット処理回路でありＳＱ倍信号応じてラッチ９−３
が出力する信号のビット処理を行う、　９−１３はデコ
ーダであり入力Ａと出力りとし関係は第１１表に示すと
おりである。　９−１４はセレクタであり、Ｃに入力さ
れているＳＱ倍信号応じてＣ＝１ならばＡ、Ｃ＝Ｏなら
ばＢに入力されている１６本の信号を選択してＹより出
力する。なお、六入力の下位１１ビットはＧＮＤ　（接
地電位）に接続されている（即ちｎ　Ｑ　ｎが与えられ
ている）。９−１５はシックで工から入力される１４ビ
ットの信号をＣに入力された制御信号に従ってシフトし
Ｏより出力する。シフトの内容は第１２表に示すとおり
である。９−１６は乗算器であり、Ａ入力がこの補数表
示による１２ビット、Ｂ入力が絶対値のｌθビットで出
力が２の補数表示による１４ビットである６通常１２ビ
ット×１０ビットの演算を行うと２２ビットの結果が得
られるが、熱論乗算器９−１６の出力１４ビットは２２
ビットのうちの上位１４ビットである。故に１乗算器９
−１６における入出力の関係は、次式のとおりになる。

なお、ＭＰＬＹ２−７における乗算器９−１６は、回路
をより簡略化するため１以下の手法を用いている。

通常乗算器を構成する際に、２の補数値１２ビット×絶
対値ＩＯビットの乗算器は１１６個の加算器セルにより
２２ビットの正確な演算結果が得られる。

しかし、本システムにおいては本来得られる２２ビット
のうちの上位１４ビットのみを使用する。即ち下位８ビ
ットの出力は使用しないので本実施例では加算器セル省
略による演算誤差が上位１４ビットのＬＳＢに影響しな
い下位７ビット演算用の加算器セルを全部省略している
。そこで、本乗算器９−１６では、下位ビット演算用の
加算器セル２８セルを省略し第９図（ロ）に示すような
構成になっている。

第９図（ロ）において、破線内は同様のセルを略記した
。また、各ブロックはすべて全加算器であり。

入力がＡ、Ｂ、Ｃｉ（キャリー人力）、出力が和Ｓ及び
キャリーＣｏである。

第１０図はＩｌｏ　２−１０の詳細図である。第１０図
において１０−１〜１０−８はラッチである。ここで、
ラッチ１Ｏ−３はセット付のラッチでラッチの入力はＤ
バスのビット７〜ビット９に接続されている。　１０−
９はシフタセレクタで、Ｃ入力によりＡ入力とＢ入力の
切換及び六入力の１ビットシフトを行う。

１０−１０はビット処理回路であり、ＳＱ倍信号応じて
下位３ビットを強制的に′１″或いは“０〃にする回路
である。　１０−１１はデコーダであり、入カニと出力
りの関係は第１３表に示すとおりである。デコーダ１０
−１１のＡ入力にはラッチ１０−７の出力のビット１２
〜ビット１５が与えられている。　１０−１２はセレク
タであり、Ｃ入力に応じてＡ又はＢに与えられている信
号のいずれかを選択してＹより出力する。

１０−１３はシフタであり、制御端子Ｃの入力に応じて
工からの入力をシフトして０より出力する。

１０−１４はノイズ回路であり、ノイズフラグＮＡに応
じて入力データにノイズを混入する。

第１１図（イ）はＭＳ＋１２−１１の詳細図である。円
で囲った部分がスイッチであり、具体的には第１１図（
ロ）に示すようにＮｃｈのＭＯ５ＦｔＥＴで構成されて
おり、ＳＱ倍信号１”になるとＭＯＳＦＥＴがオンして
縦方向のラインと横方向のラインが導通しデータが転送
される。このＭＳｌ＋＋２−１１においては高速化のた
めにデータの転送の直前にすべてのパスラインに各タイ
ムスロット毎にψ１信号によりプリチャージを行った後
データの転送を行なっている。これはスイッチがＮｃｈ
　ＭＯＳＦＥＴで構成されているので、転送されたデー
タの′１１”のレベル力ｔｑｏｓＦＥｒのしきい値電正
分だけ降下するのを防ぐためである。第１１図（ハ）〜
第１１図（す）はＭＳＶ２−１１にて使用されているス
イッチパターンの例であり、円で囲った交点の箇所がス
イッチを介して接続されている。この例では便宜上洛バ
スが８ビットのものについて説明する。第１１図（ハ）
は、スイッチによってｂｎとａｎ（ｎ＝０〜７）とを接
続したものである。第１１図（ニ）はｂＯ〜ｂ３の４本
の値と０”をスイッチによって縦方向のバスに書き込む
ようにしたものである。

第１１図（ホ）はｂＯ〜ｂ３をａ　Ｏ−ａ　３　ヘ、ｃ
４〜ｃ７をａ４〜ａ７へ書き込むようにしたものであり
、これにより、２組のバスに別々に表れているデータを
混合して他のバスに転送することができるようにしたも
のである。第１１図（へ）はビット位置を変換してバス
からバスへ転送するようにしたもので、このようにスイ
ッチを配することにより横方向のバスのデータの上下各
４ビットを位置を変更して縦方向のバスに転送する。第
１１図（ト）〜第１１図（す）は定数をバスに設定する
ための回路例であり、第１１図（ト）はバスにオールｎ
Ｑ”を設定する回路、第１１図（チ）はバスに１０１０
１０１０即ちＡＡｌＧを設定する回路である。これは、
スイッチのない部分であるａ７．　ａ５゜ａ３．　ａｌ
はこのスイッチが開く直前にプリチャージによって１”
が書き込まれたものがそのまま保持されることによる。

第１１図（す）はフラグＴＯによって定数の値を変える
ようにしたもので、ＴＯ＝Ｏならば００１６がバスに書
き込まれ、ＴＯ＝１ならば！ＥＢ１゜がバスに書き込ま
れる。第１１図（ハ）〜第１１図（す）に示すスイッチ
をＭＳＷ２−１１に用途に応じて配して選択的に開閉す
ることにより、任意のバスから他の任意のバスへのデー
タ転送が必要なビット処理を含めて可能となる０例えば
、ＩＩＡバスからＡバスへ、ＨＢババスらＢバスへ、Ｃ
バスからＩＣバスへ同時にデータを転送したい時には５
ｌｌｌ、　５１１７．５Ｖ１３を同時にオンすればよい
、また、ＣバスのデータをＬバスとＤバスに転送したい
時にはＳす２８．５Ｗ２９゜５１１３０をオンすれば、
Ｃバス→ＨＬバス→Ｌバス及びＤバスの経路でデータが
転送される。

なお、　ＭＳ１１２−１１において、データの転送は第
１１図（ヌ）に示すタイミングで行われている。即ち、
ψ１＝１の区間で縦方向、横方向のパスラインのプリチ
ャージを行い、ψ１の立ち下りよりψ３の立ち下りまで
の区間でデータの転送を行い、ψ３の立ち下りでラッチ
する。ここで、φ３の立ち下りからψ１の立ち上りまで
の区間はラッチ動作を安定に行うための余裕である。

次にデータバンク１−６について説明する。データバン
ク１−６には４種類のデータが格納されている。それは
、（１）ヘッダアドレスデータ、（２）ヘッダデータ、
（３）波形データ、（４）エンベロープデータである。

ここで、ヘラ・ダアドレスデータはヘッダデータがどの
アドレスに格納しであるかを示す８ビットのデータであ
り、ヘッダデータは波形データ、エンベロープデータの
格納しであるアドレス及びそれらの属性を表わした８バ
イトのデータである０次に上記４種類のデータを更に詳
しく説明する。

（１）　　ヘッダアドレスデータ（ＨＡＤ）このデータ
は各タブレット、各オクターブ、各３鍵ごとに割り当て
られたノートデータをアドレスとしてヘッダデータのア
ドレスを示すデータである。ヘッダアドレスデータの格
納場所は第１４表に示すとおりであり、ビット９〜ビッ
ト５にタブレットデータＴＡＢ、ビット４〜ビット２に
オクターブデータｏｃｒ、ビット１〜ビットＯにノート
データＮＤの上位２ビット、残りのビットにはすべて′
１１”が入っている。ここでＴＡＢ、ＯＣＴ、　ＮＤで
構成される１０ビットをりＴＤと呼び、その各々は第１
表に示したものであることは言うまでもない。ヘッダア
ドレスデータによるヘッダデータのアドレスは第１５表
のように示され、ビット１０〜ビット３にヘッダアドレ
スデータが入り、上位ビットはすべて′１”である、ま
た、下位３ビットにはｏｏｏ〜１１１のデータを入れる
。

（２）ヘッダデータ（ＨＤ） ヘッダデータは第１５表に示されるアドレスに格納され
ている１ワード８ビットで８ワードのデータであり、８
ワードの各内容は第１６表に示すとおりである。第１６
表において、Ｃ０ＮＴはコントロールデータであり、こ
のヘッダデータにて示される波形データ、エンベロープ
データの属性を表す。Ｅｌ’は２種類あるエンベロープ
データのうちの一方である。他方のエンベロープデータ
Ｅ２’のスタートアドレスはＳＴＥ＋ΔＳＴＥで与えら
れる。　１１．１２は２種類ある波形データであり、ｗ
ｌのスタートアドレスはＳＴＶ＋ΔＳＴＶで与えられる
。

なおＣ０ＮＴは第１７表に示すとおりの構成になってお
り、その意味するところは次のとおりである。

Ｐｌｏ：このへラダデータによる楽音がピアノ型エンベ
ロープを有するかオルガン型エンベロープを有するかを
示すフラグであり。

Ｐｌｏ　＝　１ならばピアノ型であることを意味する。

ＯＲＧ　：当該の楽音データが本来どの音域に属してい
たかを示す３ビットの情報であり。

ＯＲＧと音域の対応は第１８表に示すとおりである。故
に波形データが実際に一周期分として有するサンプル数
がいくつであるかを示す情報でもある。

ｖ８：波形データが１２ビット精度であるか８ビット精
度であるかを示す。ｖ８＝１ならば８ビット精度である
。ｗ８＝１の時には波形データの下位に４ビットのＩＩ
　ＯＩＰが追加され、波形の振幅レベルは保たれるよう
になっている。

ＰＣＭ　：　ＰＣＭ＝　１で波形データｖ１の立ち上り
部がＰＣＮであることを示す。

ＮＡ：ノイズ信号を楽音信号に重畳する場合に使用する
２ビットの信号である。

（３）波形データ（１１１，１１２） 前述のように、楽音発生部１−５においては波形データ
として１２ビットのものと８ビットのものと２種類を使
いわけている。ここで市販されているＲＯＭについて考
えるとそのほとんどが１ワード８ビット或いはそれ以下
のものであり、１ワード１２ビットのものは希である。

そこで本発明においては次のように波形をＲＯＭに格納
している。即ち：８ビットの場合には、ＳＴＶ及びΔＳ
ＴＶによって定まるアドレスより順次１ワードずつ格納
しているが、１ワード１２ビットの波形データの場合は
第１２図に示すとおり、上位８ビットはＳＴｗ十ΔＳＴ
Ｗによって示されるアドレスから順次格納しているが、
下位４ビットはＳＴｗ＋ΔＳＴｖの値を１ビット右シフ
トしてＭＳＨに１を入れたアドレスより下位４ビット上
位４ビットに２ワード分ずつ順次格納しである。例えば
、仮にアドレス０４４４□６にある波形データの上位８
ビットの下位４ビットの場所は、アドレス１２２２□の
上位４ビットということになり、アドレス０４４５□６
についてはアドレス１２２２．、の下位４ビットという
ことになる。

このようにして効率的に波形データをＲＯＭに格納して
いる。即ち、仮にアドレスが００００□、〜ＦＦＦＦ１
６までのＲＯＭであったとすると、アドレスｏｏｏｏ１
゜〜７ＦＦＦｔｓに１２ビットの波形データの上位８ビ
ットが格納され、アドレス５ｏｏｏｉ、〜ＢＦＦＦ１．
にその各々の下位４ビットが格納される。アドレスｃｏ
ｏｏ１．〜ＦＦＦＦ０．には１２ビットの波形データは
格納できないが、８ビットの波形データ、或いは後述の
エンベロープデータを格納するようにすればほとんど無
駄なく　ＲＯＭの利用が図れる。

本実施例では波形データが１２ビットの場合を示しであ
るが、波形データが１０ビットの場合には、上位８ビッ
トのアドレスを２ビット右シフトして上位２ビットに１
を入れたアドレスに２ビットずつ４ワード分の下位２ビ
ットを格納するとよい。

例えば上位８ビットのアドレスが１２２２．、であった
とすれば、下位２ビットはアドレスＣ４８８１，のビッ
ト４．ビット５に格納することになる。このようにすれ
ば、仮にＲＯＭのアドレスが上記のように００００□、
〜ＦＦＦＦ１．であれば、波形データの上位８ビットを
アドレスｏｏｏｏ１．〜ＢＦＦＦ１．に格納し、下位２
ビットをアドレスＣＦＦＦ１ｓ−ＤＦＦＦ□６に格納す
るようにすることになり、効率よく諸データの格納が行
える。

（４）　　エンベロープデータ（Ｅｌ’　、　Ｅ２’）
エンベロープデータは１６ビットで１ワードを構成し、
そのデータフォーマットは第１９表に示すとおりである
。６丁はエンベロープアドレスの更新間隔を決めるデー
タである。Ｓはエンベロープの傾き（増加または減少）
を示すフラグである。２はエンベロープの傾きの大小を
示すフラグであり、ＤＡＴＡはその大きさである。第１
９表に示すデータが第１６表に示すＳＴＥ、ΔＳＴＥに
よって定められたアドレスに従ってデータバンクに格納
されている。

以上のようにデータバンクが構成されているので、とな
り合った３鍵ごとに音色の変化を与えることができる一
方、逆に同一オクターブ内にては同じヘッダアドレスデ
ータを有するようにすれば波形データ、エンベロープデ
ータ、ヘッダデータを増すことなく同じ音色の楽音が得
られる。また。

各ヘッダデータにおいて任意の波形データ、エンベロー
プデータが指定できるので、少ない波形データ及びエン
ベロープデータであってもその組み合わせ方で様々な楽
音を発生することも可能である。

次に楽音発生部１−５における押鍵時のイニシャル処理
、ノートクロックの発生方法、エンベロープ発生方法波
形の発生方法について述べる。

（１）　　イニシャル処理 イニシャル処理においては、押鍵により楽音が発生され
る際の各種レジスタの初期設定が行われる。押鍵により
、演算シーケンスはイニシャルモードのロングシーケン
スより開始されるので、加算部において、タイムスロッ
ト１３でＰＤＲが初期設定される。この演算を更に詳し
く述べると、第５図ＲＡＭ５−４よりＰＤＤが読み出さ
れてＨＥパスにデータが乗る。同時に第７図信号処理器
７−６よりＨＤババス対してＰＥＤが与えられ、第１１
図（イ）において５Ｗ２１と５１１１７がオンしテＰＤ
ＤがＡバス、ＰＥＤがＢバスに乗る。このデータが第８
図に示すところのＦＡ２−６にて加算されてＣバスに演
算結果が乗る。この演算結果が５１１２３を介してＨＥ
ババス乗り、ＲＡＭ５−４にあるレジスタＰＤＲに格納
される。なお、この演算において、　ＰＤＤ、　ＰＥＤ
をＦＡ２−６への転送は実際にＰＤＤ　＋　ＰＥＤの演
算が行われるタイムスロットの１タイムスロツト前に、
また演算結果のＰＤＲへの格納はＰＤＤ　＋　ＰＥＤ演
算が行われる１タイムスロツト後に行われる。以下加算
演算についてはすべて同様である０次いで、タイムスロ
ット（１５）〜（１８）にてＴＲＩ、　ＴＲ２，ＺＲＩ
、　ＺＲ２ニ”Ｏ”が書き込まれル、コノ動作は、ＴＲ
Ｉに６０”を書き込む場合について述べると、タイムス
ロット（１５）にて第１１図（イ）のＭＳＶ２−１１　
Ｌ：　オイテ５Ｖ３３及び５ｗ１３がオンする。５Ｖ３
３は第１１図（ト）のような構成になっており、Ｃバス
に°゛０”が与えられる。同時に５Ｗ１３がオンしてい
るので、ＣバスのデータがＨＣパスに与えられ、第７図
に示すＲＡＭ？−３におけるレジスタＴＲＩに”Ｑ　７
１が書き込まれる。

一方データバンク読み出し部においては１次のような動
作をする。以下第１０図を中心に説明する。

ＴＡＢ、　ＮＤ、　ＯＣＴで構成されたＶＲＤによって
ヘッダアドレスデータＨＡＤが読み出される。なお、こ
のイニシャル処理を行うイニシャルモードにおいては、
ラッチ１０−３はＳＱ倍信号より１１１にセットされて
いる。このデータはＩｌｏ　２−１０におけるシフタ１
０−１３によって第１５表に示されるフォーマットにデ
ータが変換されＤバス５Ｖ１５．　ＨＣバスを介してＲ
ＡＭ？−３のレジスタＨＡＤに格納される。この動作と
同時に、データバンクより読み出されたヘッダアドレス
データＨＡＤは、ラッチ１０−８、ラッチ１０−６で次
々とラッチされ、シフタセレクタ１０−９にて第１５表
に示すとおりのフォーマットにデータが変換されてラッ
チ１０−４にラッチされる。ラッチ１０−４の出力に対
し、先ずビット処理回路１０−１０で下位３ビットに対
して０００が与えられてコントロールデータＣ０ＮＴが
データバンク１−６より読み出されラッチ１０−８を介
してラッチ１Ｏ−７の上位８ビットにラッチされる。コ
ントロールデータＣ０ＮＴはセレクタ１０−１２．シフ
タ１０−１３、ノイズ回路１０−１４、ラッチ１０−２
を介し、ＤバスよりＲＡＭ５−４のレジスタＣ０ＮＴに
格納される。一方、ラッチ１０−７の上位４ビットはデ
コーダ１０−１１に接続されているので第１４表に示す
真理値表に従って１６ビットのデータが得られる。但し
、この時にデコーダ１０−１１のＣ入力は′１”となっ
ている。

セレクタ１０−１２がこのデコーダ出力をセレクトし、
シフタ１０−１３が６ビット右シフトして出力する。

ここで、このシフタ１０−１３の出力について考えると
、ラッチ１０−７よりデコーダ１０−１１へ入力されて
いるデータはＰｌｏ及びＯＲＧ　３ビットである。今デ
コーダ１０−１１のＣ入力はパ１”であるので、デコー
ダ１０−１１の出力はＯＲ０３ビットのみによって定ま
る。

故にデコーダ１０−１１の出力をシフタ１０−１３で６
ビット右シフトした値は第１８表に示した値となる。こ
の値がノイズ回路１０−１４、ラッチ１０−２を介して
Ｄバスに与えられ、ＭＳＶ２−１１において５１１１５
を介してＲＡＭ７−３のレジスタＤＩＦＩに格納される
。

次にラッチ１０−４の出力に対し、ビット処理回路１０
−１０が下位３ビットに対し、００１５次いで０１０を
与え、ヘッダデータのＳＴＨの上位、下位の各８ビット
を読み出す。この５ＴＩＥの値がセレクタ１０−１２゜
シフタ１０−１３、ノイズ回路１０−１４、ラッチ１０
−２を介してＤバスに与えられ、ＭＳｖ２−１１におい
て８ｗ５を介してＲＡＭ７−１のレジスタＥＡＲＬへ格
納される。

次にショートシーケンスに入る。ショートシーケンスは
２回実行される。タイムスロット（１）でＰＤＲとＪＤ
が加算されるが、ここでＪＤは定数でありＭＳＷ２−１
１において５Ｗ３２をオンすることにより得られる。５
Ｔｄ３２は第１１図（チ）に示すような構成になってお
り、ＪＤ＝４５Ｂ、、となっている。この加算結果に対
してノート係数ＣＮを掛は合わせてＦＲを得る。

この一連の日算を詳しく述べると、ＰＤＲ＋　ＪＤがタ
イムスロット（１）で演算され、その結果が前述のとお
りタイムスロット（２）にてＣバスに与えられル、　、
：：、：：テＭＳＷ２−１１ニおいて５ｖ２８．５Ｗ２
９がオンし。

Ｃバス→ＨＬバス→Ｌバスの順でデータが転送され、第
９図（イ）におけるＭＰＬＹ２−７のラッチ９−１にラ
ッチされる。次のタイムスロット（３）において、第７
図のＲＯＭ７−５よりノートデータＮＯに応じたＣＮの
値が読み出され、ＨＤババス与えられる。この値がＭＳ
Ｖ２−１１における５％１１９を介してＬバスに与えら
れ、ＭＰＬＹ２−７のラッチ９−３にラッチされる。ラ
ッチ９−１の出力はシフタ９−１１を介してラッチ９−
２へ、ラッチ９−３の出力はビット処理回路を介してラ
ッチ９−４へ送られラッチされる。故にラッチ９−２に
はＰＤＲ＋　ＪＤの値が、ラッチ９−４には、　ＣＮの
値がラッチされている０次いで乗算器９−１６が（ＰＤ
Ｒ＋　ＪＤ）とＣＮの積を算出し、シフタ９−１５を介
してラッチ９−８へ送出されラッチされる。なおこれら
の一連の動作において、シフタ９−１１、ビット処理回
路９−１２．シフタ９−１５はデータをスルーさせるよ
うに動作する。

即ちエンコーダ９−１０のＣ入力には６１″が与えられ
ている。ラッチ９−８の値がＬバスよりＭＳＷ２−１１
の８ｗ９を介してｎＡＭ７−ｚのレジスタＦＲに格納さ
れる。故に、タイムスロット（２）において、ＯＲＧ＋
ＯＣＴ＋１が演算される。この演算において、＋１の動
作は第８図のＦＡ２−６における論理ゲート８−１２に
よって行われる。即ち該当のタイムスロットで論理ゲー
ト８−１２が強制的に１″を出力すればラッチ８−５が
パ１”をラッチし、加算器のＣｉ大入力°°１″を与え
るものである。この演算の意味するところは次のとおり
である。即ち：　　ＯＲＧは波形データが本来どの音域
に属するかを示す値（これを仮にＮとする）をオクター
ブデータＯＣＴの逆論理をとった形で示すものである。

ＯＣＴとＯＲＧと、波形サンプル数の関係を第１８表と
第２２表に示す。故にＯＲＧ＋１は−Ｎを表わすことに
なる。つまり。

ＯＲＧ　＋　ＯＣＴ　＋　　１　　＝　ＯＣＴ　−Ｎと
いうことであり、これは、現在発生しようとしている楽
音信号の音域と実際に使用しようとしている波形データ
の本来の音域との差、即ちオクターブシフトの量を示す
値である。つまり、原波形を何オクターブ高い音域の音
として読み出すかを示す。この値は一旦ＲＡＭ７−４の
レジスタＩＥ２に格納され、次いで、信号処理器７−６
でデコードされてＲＡＭ７−２（７）　Ｌ／ジスタＡ　
ＩＩＡＲに格納される。　ＯＲＧ＋ＯＣＴ＋１の値に対
するΔＷＡＲの値は第２０表に示すとおりである。

以下、タイムスロット（４）でＥＡＲ２，同（６）、　
（８）。

（９）、　（１０）テＶＲ１，ＥＲＩ、　ＩＥ２．　Ｖ
ＥＩ、　ｖＲ２の各レジスタの初期設定を行っている。

一方データバンク読み出し部においては、前述のロング
シーケンスでＲＡＭ７−３に格納したヘッダアドレスデ
ータＨＡＤを読み出し、Ｄバス→ラッチ１０−１→シフ
タセレクタ１０−９を介してラッチ１０−４にラッチし
、ビット処理回路１０−１０で下位３ビットに００１を
入力してデータバンクよりヘッダデータのΔＳＴＥを読
み出す、この値はラッチ１０−７→セレクタ１０−１２
→シフタ１０−１３→ノイズ回路１０−１４→ラッチ１
０−２を介してＤパスへ与えられ、ＭＳＶ２−１１にお
いてＳＶ４０．　ＳＩＩ＋３０を介してＡバスへ入力さ
れてＦＡ２−６にてＥＡＲ１と加算される。次いでＲＡ
ｌ’１７−１のレジスタＥＡＲＩに格納しである５ＴＥ
（エンベロープデータＥｌ’のスタートアドレス）が読
み出され、Ｄバス→ラッチ１０−１→シフタセレクタ１
０−９を介してラッチ１０−４にラッチされる。ラッチ
１０−４の出力はビット処理回路１０−１０によってＬ
ＳＢに０”次いでＩＩ　Ｉ　Ｅｌが入力されて、第１９
表に示されているとおりの２バイトのエンベロープデー
タを読み出す。この値１６ビットがラッチ１０−７にラ
ッチされる。ラッチ１Ｏ−７の出力に従って、初回のシ
ョートシーケンスでΔＴｌ。

ΔＥｌ、ΔＺｌ、２回目のショートシーケンスでΔＴ２
゜ΔＥ２．Δ２２．の値を発生する。先ず、デコーダ１
０−１１にはラッチエロー７の上位４ビットが入力され
ているが、ラッチ１０−７の上位４ビットには第１９表
に示すところのΔＴの値が入っている。故にデコーダ１
０−１１は６丁を第１３表に従ってデコードし、セレク
タ１０−１２へ出力する。セレクタ１０−１２において
は、この時Ｃ＝１となってＳ入力を選択しシフタ１０−
１３へ出力する。このセレクタ１０−１２出力はシフタ
１０−１３、ノイズ回路１０−１４においては何らビッ
ト操作が行われることなくラッチ１０−２を介してＤバ
スに与えられ９Ｍ５Ｗ２−１１においてＳす１０．　Ｈ
Ｂババス介してＲＡＭ７−２のレジスタΔＴ１に格納さ
れる。

ΔＥｌ、ΔＺｌ、ΔＥ２．　ＡＺ２は、第１９表ニ示さ
れルトころのＺ、Ｓ、ＤＡＴＡに応じてシフタ１０−１
３にてビット操作が行われて各レジスタへ格納される。

どのようなビット操作が行われるかについては第１３図
に示すとおりである。第１９表におけるＺの値に応じて
、データフォーマットが異なる事を示している。

次に、データバンク１−６よりΔＳＴＥを読み出す時と
同様にＲＡＭ７−３よりレジスタＨＡＤの値を読み出し
てラッチ１０−４にラッチし、ビット処理回路１０−１
０にてヘッダアドレスデータＨＡＤの下位３ビットに対
し初回のイニシャルモードでは１００９次いで１０１゜
２回目のイニシャルモードでは１１０９次いで１１１を
与えることによりデータバンク１−６よりｓｒｗ。

ΔＳＴＶを読み出し、ＳＴＷをＲＡＭ７−３（７）　Ｌ
／レジスタＴｖ。

ΔＳＴＩをＲＡＭ？−１のレジスタＭＡＲに格納する。

以上により、すべてのレジスタの初期設定が完了する。

（２）　　ノートクロックの発生方法 先ず楽音発生部１−５で用いているノートクロック発生
法の原理について第３図とともに説明する。

第３図において、３−１は分局器であり端子ＣＫに入力
されているマスタクロックを分周し、１０ビットの分周
出力をＱより出力する。３−２は比較器で。

Ａ入力及びＳ入力の比較を行い、Ａ＝Ｂとなった時にＱ
より１”を出力する。３−３はフリッププロップであり
、　ＣＫ大入力立上りでＳ入力に与えられた信号をとり
込みＱより出力する。３−４は加算器であり、Ａ入力と
Ｓ入力の和をＣより出力する。

３−５は加算器３−４のＳ入力に対して定数Ｍを入力す
る定数回路である。３−６はＲＳラッチであり、Ｓ入力
に正のパルスが入るとＱ＝１となり、Ｒ入力に正のパル
スが入るとＱ＝Ｏとなる。３−７はディレィ回路であり
、入力信号を遅延させて出力する。

３−８は＜ＮＤゲートである。

次に第３図の動作を説明する。まず、ＲＳラッチ３−６
のＱ出力が°′０″であるとすると、＜ＮＤゲート３−
８の出力は常時６０”であるのでフリップフロップ３−
３のＱ出力は一定である。一方分周器はマスタクロック
の分周より、０００□６から３ＦＦ１．をくり返す１０
ビットのＱを出力する。仮にフリップフロップ３−３の
出力がＮであったとすると、当然０００□６≦Ｎ≦３Ｆ
Ｆ□６であるので必ずいつか分周器３−１のＱ出力＝Ｎ
となる瞬間が存在し、この時は比較器３−２のＱ出力よ
り一致パルスが出力される。

すると、この一致パルスＲＳラッチ３−６のＳ入力に入
っているためにＲＳラッチ３−６のＱ出力は１”となり
書き込みパルスが＜ＮＤゲート３−８より出力される。

フリップフロップ３−３のＳ入力には加算器３−４のＣ
出力が与えられているのでＮ＋Ｍの値が書き込まれる。

と同時に、書き込みパルスはディレィ回路３−７で遅延
された後ＲＳラッチ３−６のＱ出力を０”にする。この
ため、再びフリップフロップ３−３のＱ出力は一定とな
るが、値はＮからＮ＋Ｍに変化している。故に次は分周
器３−１のＱ出力がＮ＋Ｍになった時に一致パルスを発
生することになる。これをくり返すことにより、比較器
３−２は分周器３−１の出力値がＮ、Ｎ＋Ｍ、Ｎ＋２Ｍ
・・・・・・どなった時にパルスを発生する。つまり分
周器３−１がマスタクロックをＭ回カウントするごとに
一致パルスを発生することになる。また、 Ｎ　十ｎＭ＞３ＦＦ１．となる場合においては、加算器
３−４の出力はオーバフローの後Ｎ十ｎＭ−３ＦＦｌ、
となるためにやはりマスタクロックをＭ回カウントした
時に一致パルスが発生されることは言うまでもない。つ
まり、この比較器３−２の一致パルスをノートクロック
とし、定数Ｍを変化させれば種々の周期のノートクロッ
クが得られることになり、その周波数は（マスタクロッ
クの周波数）十Ｍとなる。

また、　ＳＲラッチ３−６のＱ出力が計算要求フラグＣ
ＬＲＱに相当する。

以上が本発明におけるノートクロック発生法の原理であ
る。

次に、第１図に示す楽音発生部１−５におけるノートク
ロックの発生の演算シーケンスの詳細について説明する
。

鍵盤１−１にて鍵が押圧され、マイコン１−４が楽音発
生部１−５に対して楽音の発生を指示すると、前述のよ
うに演算シーケンスがイニシャルモードロングシーケン
スより開始する。先ずタイムスロット（１３）で、 ＰＤＤ　＋　ＰＥＤ→ＰＤＲ・・・・・・（２−１）次
いで、ショートシーケンスに入りタイムスロット（１）
・・・（６）で ＰＯＲ＋　ＪＤ→Ｌ、Ｂ、　　　　　　　　　・・・・
・・（２−２）Ｃ，Ｂ、　ＸＣＮ　４　ＦＲ・・・・・
・（２−３）の演算が行われる。次いでノーマルモード
になり、ショートシーケンスのタイムスロット（９）で
ＦＲ＋　ＣＤＲ−＋　ＦＲ・・・・・・（２−４）ロン
グシーケンスのタイムスロット（１４）〜（１８）でＰ
ＤＲ十ＪＤ　−＋　Ｌ、Ｂ、　　　　　　・・・・・・
（２−５）Ｃ，Ｂ、　　Ｘ　　ＣＮ　→ＦＲ・・・・・
・（’ｚ−６）ＰＤＤ　＋ＰＥＤ　＋　ＰＤＩ’ｌ　　
　　　　・・・・・・（２−７）の演算が行われる。こ
こで、ＰＯＤは第１表に示したＰＤＤ即ちピッチデチュ
ーンデータであり、ＰＥＤは前述のピッチエクステント
データである。ＪＤは定数であり１１１５１゜（１６進
数では４５Ｂ）という値がセットしである。ノート係数
ＣＮはアサインされた音名により定まる値であり、音名
とＣＮの関係は第７表に示しである。第５表、第６表の
説明にて述べたとおり、演算（２−２）、　（２−３）
及び演算（２−５）、　（２−６）は下式のとおりに表
せる。

（ＰＤＲ＋　ＪＤ）　Ｘ　ＣＮ　−＋　ＦＲ・・・・・
・（２−８）ここで、　ＰＤＲはＰＤＤ　＋　ＰＥＤで
あるので演算（２−８）は、（ＰＤＤ　＋　ＰＥＤ　＋
　ＪＤ）　Ｘ　ＣＮ　４　ＦＲ−−−・−（２−９）と
なる、このＦＲの値を演算（２〜４）で示すようにＣＤ
Ｒに累算する。前述のようにこの累算はノートクロック
が発生するごとに一回行われる。故にＣＤＨの初期値を
Ｎとすると、ＣＤＨの値はＮ、　Ｎ＋ＦＲ。

Ｎ＋２ＸＦＲ，・・・・・・と変化する。このＣＤＨの
上位１０ビットの値とマスタクロックを順次分周して得
た１０ビットの分局信号とを比較し、一致パルスを発生
するようにしているので、実際には、Ｎ　　　Ｎ＋ＦＲ
Ｎ−）二λＸ　ＦＲ、、、１０，と。比較８’８’８’ を行うことになり、ＣＤＨの上位１０ビットが第３図Ｆ
Ｒ・ のフリップフロップ３−３に相当し、■が第３図の定数
回路３−５の値Ｍに相当する。故に上記（２−１）〜（
２−７）の演算を行えば一定周期のノートクロックが得
られ、その周波数は （マスタクロック周波数）牛脂となる。

（３）波形発生方法 第１図楽音発生部１−５に示すところの波形発生方法は
大別して次の５ステツプに分けられる。即ち： ■　アドレス発生 データバンク１−６より波形データを読み出す際のアド
レスを発生させる。

■　波形読み出し 上記のアドレスで指定された波形データをデータバンク
１−６より読み出し、コントロールデータＣ０ＮＴに応
じたビット処理を行う。

■　エンベロープ乗算 ■　２波混合 ■　ＣＮ乗算 以下各ステップを詳しく説明する。

■　アドレス発生 押鍵によるイニシャル設定にて八ツダーデータのＳＴＶ
　（１２のスタートアドレス）、ΔＳＴｗ（ｔｉｌｌの
ワード数）、ＤＩＦＩ（１波形に含まれるサンプル数）
がレジスタＳＴ％ｌ、　ｗＡＲ，ＤＩＦＩに格納され、
また演算によってレジスタΔｖＡＲが定まる。これらの
データに基づきノーマルモードにてアドレス発生を行う
わけであるが、以下の処理において波形データにＰＣＭ
部がある場合（ＰＣＭ部１）とない場合（ＰＣＭ＝Ｏ）
でアドレス発生が異なるのでＰＣＭ部がある場合とＰＣ
Ｍがない場合に分けて説明する。

匹」１色莞へ監査 第６表に示すとおり、タイムスロット（２）にて、５Ｔ
ＩＩＩとｗＡＲの和を求め、この和でもってデータバン
ク１−６から波形１の読み出しを行い、タイムスロット
（４）にて上記の和に更にＤＩＦＩを加えたもの即ちＳ
ＴＶ　＋　ｗＡＲ＋　ＤＩＦＩ（７）値でデータバンク
１−６から波形２の読み出しを行っている。ここで、　
ＳＴＶは波形２の先頭アドレスであり、レジスタＷＡＲ
には初期値としてΔＳＴＶ即ち波形１に含まれるワード
数の負数が入っており、タイムスロット（７）にてΔｖ
ＡＲを累算していく、故にＳＴＶ　＋　ｖＡＲの値は、
波形１の先頭アドレスより順次ΔｖＡＲの値ごとに増加
する値となる。また、ＳＴ＋ＶＡＲ＋ＤＩＦ１の値はこ
の値にＤＩＦＩを加えたものであるので、波形２の先頭
アドレスよりΔｗＡＲおきに増加する値となる。

ここで、ΔＷＡＲは、波形の読みとばしを表わす値であ
るので１以上のようにして波形１及び波形２に対するア
ドレスを発生することができる。

また、本発音発生部１−５においては、ＰＣＭ部が無し
で、且つソロフラグ５ＱＬ＝Ｏで且つオクターブシフト
が行われない場合に位相合わせを行う。位相合わせの方
法は、演算シーケンスがイニシャルモードからノーマル
モードに転じた時の初回のタイムスロット（７）に演算
結果としてＲＡＭ８−１３における同音名をアドレスと
するデータ９ビットをレジスタＷＡＲに格納する。ＲＡ
Ｍ８−１３の出力は９ビットであるが、Ｃバスはプリチ
ャージされているので全１６ビットの前述の９ビットよ
り上位７ビットにはｕ　１　ｙｔが入る。２回目以降の
タイムスロット（７）の演算結果は、第６表に示すとお
りレジスタｌ１ｌＡＲに格納されるとともにＲＡＭ８−
１３における同音名をアドレスとするレジスタ（位相レ
ジスタ）に更新される。このようにすることにより、他
のチャンネルで同音名の楽音を既に発生している場合で
あっても、そのチャンネルにおけるレジスタｌ１ｌＡＲ
の値がＲＡＭ８−１３を介してこれから楽音を発生しよ
うとしているチャンネルのレジスタＭＡＲに与えられる
ためにこれら２チャンネル間での位相を合わせることが
可能となる。

ここで、タイムスロット（７）の演算ＷＡＲ＋ΔＷＡＲ
について述べる。

すＡＲ＋ΔすＡＲ≧Ｏとなると音域とは無関係に演算結
果としてＣバスには一５１２□。（ＦＦＯＯ，＠）が与
えられる。オクターブシフトが無い場合はΔ１ＩＡＲ＝
１であるので、レジスタＩＩＡＲの値は５１２を周期と
してくり返すことになる。

以上により同じノートを発生する複数チャンネルの各々
のレジスタ％ｌＡＲは常に同一となるので、異なる複数
チャンネルの発生する同じノートの波形の位相が完全に
一致することとなり、位相合わせが実現される。

次にタイムスロット（２）における演算ＳＴＷ　＋　Ｗ
ＡＲを更に詳しく説明する。

ＲＡＭ７−３のレジスタＳＴ％ｌよりデータが読み出さ
れ。

ＭＳす２−１１に示すところのＨＣバス、５ＶＩ１．　
Ａバスを介しクロックψ３によりＦＡ２−６のラッチ８
−１にラッチされる。同時にＲＡＭ７−１のレジスタｗ
ＡＲの値がＨＡババス　ＳＶ２、Ｂバスを介しクロック
ψ３によりＦＡ２−６のラッチ８−２にラッチされる。

ラッチ８−１の出力は、ビット処理回路８−１０では何
らのビット処理を受けずにクロックψ１によってラッチ
８−３にラッチされる。一方、ラッチ８−２の出力は、
ビット処理回路８−１１においてＯＲＧを入力として第
２１表に示すとおりのビット処理が行われた後クロック
φ１でラッチ８−４にラッチされる。加算器８−９がラ
ッチ８−３、ラッチ８−４の出力を加算し、ラッチ８−
７．ラッチ８−８を介してＣバスへ与えられる。ビット
処理回路８−１１において上記のようなビット処理を行
うことにより、レジスタｗＡＲが５１２を周期として変
化しているにもかかわらず、各オクターブに応じた周期
で変化していくことになる１例えば、０ＲＧ＝　５　、
０ＣＴ＝　２の場合はオクターブシフトはなくイニシャ
ル処理の項で述べたとおりΔυＡＲ＝１である。また第
２１表より、レジスタＷＡＲのビット７．８が常に１に
なるので、タイムスロット（２）の演算結果は仮にＳＴ
Ｖ’　＝　Ｏとすると−１０，−９，・・・−１、−１
２８，−１２７，・・・−１，−１２８・・・ となって１２８の周期でくり返すことになる。また。

０ＲＧ＝４．０ＣＴ＝５の場合は２オクターブシフトと
なりΔＶＡＲ＝４となる。また第２１表によりレジスタ
ｗＡＲのビット６．７．８が常に１になるので同様に −４０，・・・−８，−４，−６４，−６０，−５６・
・・−４，−６４，・・・ となって１６の周期でくり返すことになる。

０ＣＴ＝２の時くり返し周期が１２８であり、ＯＣＴ、
＝　５の時くり返し周期が１６であることは、第２２表
により所望の波形ポイントが得られていることを示して
いる。

また０ＲＧ＝　４　、０ＣＴ＝　５　（７）際、レジス
タＭＡＲが４ずつ歩進していることは、第１８表に示さ
れる通り波形サンプル数６４のデータを４サンプルに１
点ずつ得ることにより本来の波形データのオクターブを
２オクターブ上げることができることを示している。

匹ユ綴ＩＪ−８」企 ＰＣＭ部がある場合のアドレス発生はＰＣＭ部がない場
合と比較してタイムスロット（２）における演算が異な
り、他は同様である。

タイムスロット（２）においてはＳＴＲ＋　ｗＡＲの演
算が行われる。即ち： ＲＡＭ７−３のレジスタＳＴＶよりデータが読み出され
、ＩＣバス、５ｗ１１、Ａバスを介してクロックψ３に
よりＦＡ２−６のラッチ８−１にラッチされる。同時に
。

ＲＡＭ？−１ノＬ／ジＸ夕ＶＡＲ＋７）値がＨＡババス
ｓ１２、Ｂバスを介してＦＡ２−６のラッチ８−２にラ
ッチされる。ここで、ラッチ８−１の出力はビット処理
回路８−１０、ラッチ８−２の出力はビット処理回路８
−１１に入力されるが双方の出力ともビット処理を行わ
れることなくラッチ８−３、ラッチ８−４へ送られ、加
算器８−９にて加算される。

ここで、レジスタｗＡＲの値について考えると、ＰＣＭ
部がない場合にはレジスタｗＡＲには初期値として波形
−周期に含まれるサンプル数の負数が書き込まれるが、
ＰＣＭ部がある場合には、レジスタＩＩＡＨの初期値と
してＰＣＭ部として用いる波形のすべてのサンプル数の
負数が書き込まれる。故に、タイムスロット（２）の演
算結果はデータバンク１−６における波形１のＰＣＭ部
先頭アドレスから順次ΔＷＡＲずつ増加した値となる。

　ＰＣＭ部終了の検出はタイムスロット（７）における
演算において ＷＡＲ＋ΔＷＡＲ≧０となることを検出して行い、ＰＣ
Ｍ部終了後のアドレス発生はＰＣＭ部がない場合と全く
同じであり、ビット処理回路８−１１によるビット処理
が行われる。

なお、楽音発生部１−５におけるアドレス演算は１６ビ
ットであるが、１６ビットのアドレス信号では充分でな
い場合が当然考えられる。そこで、本楽音発生部１−５
においては、タブレットデータＴＡＢの上位３ビットを
用いてアドレス空間が拡張できるようになっている。　
Ｉｌｏ　２−１０におけるラッチ１０−３がアドレス空
間拡張用のラッチであり、ラッチ１０−３にタブレット
データＴＡＲの上位３ビットがラッチされる。即ち： 押鍵によりイニシャルモードになると、　ＲＡＭ５−４
に格納されたタブレットデータがＭＳ１１２−１１を介
してＲＡＭ７−３のレジスタＴＡＢ’に格納される。次
いでノ−マルモードに入ると、ＲＡＭ？−３のレジスタ
ＴＡＢ’の値が読み出され、ＭＳｌｌ１２−１１を介し
てＩｌｏ　２−１０におけるラッチ１０−３にラッチさ
れる。このようにして内部演算は１６ビットでありなが
ら１９ビットのアドレス空間をアクセスすることができ
る。

■　波形読み出し 波形読み出しはタイムスロット（２）、　（４）にて行
われたアドレスに基づいて行われる。タイムスロット（
２）による演算結果はＣパス、　５１１２８、ＨＬババ
スＳす３０．　Ｄバスを介してＩｌｏ　２−１０のラッ
チ１０−１にラッチされる。まず、ラッチ１０−１の出
力がシフタセレクタ１Ｏ−９、ラッチ１Ｏ−４、ビット
処理回路１０−１０を介してラッチ１０−５にラッチさ
れてラッチ１０−３によるデータとともにデータバンク
１−６を読み出し、データバンク１−６の出力がラッチ
１０−８にラッチされる。次いで、ラッチ１０−１の出
力がシフタセレクタ１０−９にて１ビット右シフトされ
、ＭＳＢに１”が加えられてラッチｌ０−４でラッチさ
れる。ラッチ１０−４の出力がビット処理回路１０−１
０を介してラッチ１０−５にラッチされ、ラッチ１０−
３によるデータとともにデータバンク１−６を読み出し
、データバンク１−６の出力がラッチ１０−７にラッチ
される。この時ラッチ１０−７の上位８ビットにはラッ
チ１ｏ−８の出力が与えられているので、前回のデータ
バンク１−６の値とともにラッチされる。ここで、ラッ
チ１０−７の下位８ビットにラッチされたデータは、デ
ータバンクの項で述べたとおり１２ビット波形の下位４
ビット２ワード分に相当する。ラッチ１ｏ−７の出力は
セレクタ１０−１２を介してシフタ１０−１３に与えら
れ、上位８ビットは４ビット右にシフトされ。

ラッチ１０−１の出力のＬＳＢ＝Ｏならば下位８ビット
も４ビット右シフトされ、ＬＳＢ＝１ならば下位４ビッ
トがシフトされずにシフタ１０−１３より出方される。

ここで、コントロールデータＣ０ＮＴにおいてｗ８＝１
即ち８ビット波形の指定がある場合には、シフタ１０−
１３は下位４ビットを９１　Ｑ　＃にして出力する。シ
フタ１０−１３の出力はノイズ回路１０−１４、ラッチ
１０−２を介してＤバスに与えられ、　ＭＳＷ２−１１
を介してＲＡＭ７−３のレジスタＶＲＩに格納される。

この値が波形１の波形データである。

タイムスロット（４）によって得られたアドレスについ
ても同様の一理が行われる。ただし、コントロールデー
タＣ０ＮＴにおいてＮＡ　＝　００でない場合にはノイ
ズ回路１０−１４においてノイズ信号が加えられる。　
＜Ｎ＝０１の時にはビット９が、ＮＡ＝ＩＯの時にはビ
ット１０が、ＮＡ＝１１の時にはビット９及び１０がノ
イズ信号におきかえられる。このようにして、加算器を
用いずにノイズ信号を重畳している。これが波形２の波
形データとしてＲＡＭ？−２のレジスタＷＲ２に格納さ
れる。

■　エンベロープ乗算 上記のようにして波形１．波形２の２種類の波形データ
が得られたが、この波形データに対してエンベロープの
乗算を行う。波形１に対するエンベロープはＲＡＭ７−
３のレジスタＥＲＩに、波形２に対するエンベロープは
ＲＡＭ７−３のレジスタＥＲ２に入っている。ここで、
エンベロープについて述べると。

エンベロープは指数部４ビット仮数部９ビットの１３ヒ
ツト浮動小数点表示になっている。エンベロープ乗算は
各チャンネル２回行わ九るがそれぞれの動作は同様であ
るので、タイムスロット（７）〜（９）におけるＷＲＩ
ＸＥＲＩの演算について説明する。

ＲＡＭ７−３ノＬ／ジＸＪＥＲＩ（７）データがＭＳＶ
２−１１を介してＭＰＬＹ２−７のラッチ９−３及びラ
ッチ９−５にラッチされる。ここで、ラッチ９−３には
レジスタＥＲＩの下位１０ビットが、ラッチ９−５には
レジスタＥＲＩのビット９−１２がラッチされる。次い
でＲＡＭ？−３のレジスタｖＲＩ（７）データがＭＳＶ
２−１１を介しｒＭＰＬＹ２−７ノ５　ッｆ９−１にラ
ッチされる。ラッチ９−３の出力はビット処理回路９−
１２においてそのＭＳＢが°゛１”にされてラッチ９−
４にラッチされる。即ち、ラッチ９−４にはエンベロー
プの仮定部がラッチされる。ラッチ９−１の出力はシフ
タ９−１１を介してラッチ９−２にラッチされる。この
際エンコーダ９−１０のＣ入力にはＳＱ倍信号よって１
が与えられており、シフタ９−１１のＣ入力には０００
０１が与えられる。故にシフタ９−１１はラッチ９−１
の下位１２ビット即ちデータバンク１−６より読み出し
た波形１の波形データ１２ビットをラッチ９−２へ送出
する。乗算器９−１６がラッチ９−２及びラッチ９−４
のデータの乗算を行い、積１４ビットがラッチ９−７に
ラッチされ、シフタ９−１５へ送出される。

一方、ラッチ９−５にはエンベロープの指数部がラッチ
されており、ラッチ９−６を介してデゴーダ９−１３に
てデコードされ、セレクタ９−１４を介してシフタ９−
１５に制御信号として与えられる。故に、ラッチ９−７
の出力はエンベロープの指数部によってシフトされ、ラ
ッチ９−８にてラッチされる。このようにして、固定小
数点の波形データと浮動小数点のエンベロープの乗算が
行われる。ラッチ９−８の出力はＬバスよりＭＳＷ　２
−１１を介してＲＡＭ７−１のレジスタＶＥＩに格納さ
れる。波形２の波形データとエンベロープの乗算も同様
にして行ねれＲＡＭ？−４のレジスタｖＥ２に格納され
る。

■　２波混合 上記のようにして、レジスタ％ｌＥ１．　ｖＥｚに波形
が格納された。このステップではＶＥＩと１ＩＥ２の和
を求める。タイムスロット（１）における演算がこれに
相当する。

■　ＣＮ乗算 タイムスロット（１）で２波混合を行うが１本楽音発生
部１−５においては、ＡＢＭ２−９及びフィルタ１−７
の特性によっては音名に応じて発生される音圧レベルが
異なる場合がある。このための補正を行うのがＣＮ乗算
である。ここでは補正の為の係数としてノート係数ＣＮ
をそのまま用いている。タイムスロット（１）における
ＶＢ２　＋　ＷＥＩの演算結果が、Ｃバスより５１１２
８．　ＨＬババス　５１１２９、ＬバＸを介シテＭＰＬ
Ｙ２−７のラッチ９−１にラッチされる。一方メモリ２
−５のＲＯＭ７−５よりノートデータＮＤに応じてノー
ト係数ＣＮが読み出され、ＨＤババス５Ｖ２４、Ｌバス
を介してＭＰＬＹ２−７のラッチ９−３にラッチされる
。

ここで、ＶＥＩ−ＩＥ２は１６ビットのデータであるが
乗算器９−１６のＡ入力は１２ビットであるのでＭＰＬ
Ｙ２−７では次のような処理を行っている。即ち、ラッ
チ９−１の上位５ビットがエンコーダ９−１ｏに入力さ
れ、エンコーダ９−１０が第９表に示すとおりのデータ
をＡ、８両端子より出力する。つまり、ラッチ９−１に
おけるデータが実質何ビットで・あるかを求め、この結
果に応じてシフタ９−１１によってラッチ９−１より１
２ビットをとり出す。例えば、ラッチ９−１の値が３Ａ
２６１゜の場合は、このデータは実質１５ビットのデー
タであるのでシフタ９−１１はラッチ９−１のビット１
４以下の１２ビットをとり出し、シフタ９−１１の出力
は７４４１．となる、このようにして１１Ｅ２　＋　Ｉ
ＥＩの実質の部分とノート係数との乗算を行い、シフタ
９−１５によって元のビット数にもどし。

ラッチ９−９でラッチする。

以上のようにして少ないビット数の乗算器を用いて大き
なビット数のデータの乗算を行っている。

このようにして得られた値をＤＡＣ２−８へ出力し、Ａ
ＢＭ２−９で所定の周期に補正されて楽音信号として出
力される。

ところで、本楽音発生部１−５においては、先に述べた
ようにマイコンの指示により第１表のフラグＶＯＬによ
り、　ＣＮ乗算をＶＬＤ乗算に切換えることができる。

即ち、ロングシーケンスにおいて、ＲＡＭ５−６のレジ
スタＶＬＤ　８ビットが、ＭＳＷ２−１１を介してＲＡ
Ｍ７−４のレジスタＬＶＤ’に送られる。送出の際にＭ
ＳＷ２−１１においてビットシフトがなされ、８ビット
のデータを２ビット左シフトし更に下位２ビットに０”
を追加し、ｌＯビットのデータに変換される。このこと
によりＶＬＤのビット数はＣＮのビット数と同一となる
。　ＶＢ２−ＩＪＥＩの値にＲＯＭ７−５の値を掛ける
か、レジスタＶＬＤ’の値を掛は合わせるかは第１表に
おけるフラグＶＯＬで決まり、ＶＯＬ＝ＯならばＲＯＭ
７−５がＨＤバスニデータを送出し、　ＶＯＬ＝　１な
らばＲＡＭ？−４がＨＤババスデータを送出する。

上記のように構成することにより、マイコン１−４によ
って楽音発生部１−５の出力する楽音信号のレベルを変
えることが可能となり、第１表のＶＬＤの値を順次変え
ることにより振幅変調をかけることが可能となる。

鍵盤を押下する速さと圧力の少なくとも一方に基づきＶ
ＬＤを作成すると、タッチレスポンス機能が実現する。

タッチレスポンス機能とは鍵盤の操作の速さ・強さ等に
よって音量・音色等が変化することである０例えばピア
ノは、強く打鍵すると音量が大きいだけでなく音色も華
やかなものになり、弱く打鍵すると音量が小さいだけで
なく音色もこもったものどなる。打鍵の強さに応じて音
量も音色も自在に変化するが、ピアノの場合は打鍵の後
、鍵盤を押す強さを変化させても、減衰しつつある音質
には変化を加えることができない、このようにピアノは
打鍵の強さのみがタッチレスポンス機能となっていて、
このような機能を特にイニシャルタッチコントロールと
呼ぶ。一般に打楽器がこれに属する。

一方、トランペットは息の強さにより持続している音質
をも変化することができるので、この音を模倣して電子
楽器の鍵盤操作で演奏する場合も。

押鍵によりトランペット音を発生中に押鍵の強さを増減
することで音量・音色に変化を与えることが必要となる
。このような機能を特にアフタータッチコントロールと
呼ぶ、一般に１弦楽器と管楽器がこれに属する。

本発明の実施例では先に述べたように、ＶＯＬフラグに
よりＶＬＤ乗算を行うことにより、各チャンネル独立に
音量を制御することができる。

応用例として、打鍵の強さを計測して、強さに応じてＶ
ＬＤの値を作成してマイコンから転送することにより、
打鍵毎に転送された異なるＶＬＤに応じて各音の音量が
変化することになる゛。

マイコンがＶＬＤを転送する際、ＶＬＤの値に応じてタ
ブレットデータを切換えて転送すると、本実施例の楽音
発生部はＶＬＤの値に応じて音量と共に音色をも変化さ
せられることは、先に掲げた機能説明で明らかである。

この音色の切換について、ＶＬＤが８ビットの例で説明
する。

第２３表に、ＶＬＤの値の範囲と、それに対応する強弱
名とタブレット名の一例を示す。

ＶＬＤが１ビット小さくなる毎に、音量は１／２つまり
６ｄＢ小さくなり、これを音楽用語の強弱名の各々に割
当てである。またｆｆの強さには華やかな音色が必要な
ので高調波の豊富な波形データをタブレットＯに割当て
、ｍｐより小さい音量ではこもった音色が必要なので正
弦波に近い波形データをタブレット３に割当てるように
、複数種類の波形データをデータバンクに準備しておく
。

このようにすると、打鍵の強さによってＶＬＤの数値範
囲で音色が４通り切換えられると同時に８ビットのＶＬ
Ｄに応じて２５６通りの音量が指定できる。

以上はイニシャルタッチコントロールであったが、同様
に打鍵後の押鍵圧の大小に応じて、刻々と変化するＶＬ
Ｄと、ＶＬＤの値に応じて刻々と変化するタブレットデ
ータとをマイコンが送出すると、本実施例の楽音発生部
は打鍵後の押鍵圧の変化に応じて刻々と、音色と音量と
を変化させることができる。

以上がアフタータッチコントロールである。

（４）　　エンベロープ発生方法 楽音発生部１−５におけるエンベロープの発生方法は次
の３ステツプに分けられる。即ち。

■　アドレス発生 ■　エンベロープデータの読み出し ■　エンベロープ計算 以下各ステップを詳しく説明する。

■　アドレス発生 押鍵によるイニシャル設定にて、ヘッダデータのＳＴＥ
　（エンベロープデータＥｌ’のスタートアドレス）、
ΔＳＴＥ　（エンベロープデータＥｌ’のワード数）に
基づいてレジスタＥＡＲＩ、　ＥＡＲ２，ＴＲＩ、　Ｔ
Ｒ２゜ΔＴｌ、ΔＴ２が初期設定されている。これらの
データをもとにアドレスの演算が行われる。アドレスの
演算は演算頻度が少なくてもよいので演算シーケンスの
ロングシーケンスにて行っている。更、に。

ロングシーケンスの奇数回目でエンベロープデータＥｌ
′のアドレス演算を、偶数回目でエンベロープデータＥ
２’のアドレス演算を行っている。

奇数回目のロングシーケンスにおいて、タイムスロット
（１３）で ΔＴｌ　＋　ＴＲＩ→ＴＲＩ　　　　　　　　・・・・
・・（４−１）タイムスロット（１５）で ΔＥＡＲＩ　＋　ＥＡＲＩ　＋Ｃｉ　４　ＥＡＲＩ　　
　・・・・・・（４−２）の演算が行われＥＡＲＩの値
を用いてデータバンク１−６の読み出しを行う。タイム
スロット（１５）のＣｉはタイムスロット（１３）にて
行われるΔＴ１の累算によって生じたオーバーフローに
当る。ここで演算（４−１）を詳しく説明する。

先ず、ＲＡＭ７−２のレジスタΔＴ１の値がＨＢババス
ＭＳ＋＋１２−１１を介しテＦＡ２−６（７）ラッチ８
−Ｈ；−ラッチサレる。同時に、　ＲＡＭ７−３のレジ
スタＴＲＩの値がＨＣバス、ＭＳ１１２−１１を介しテ
ＦＡ２−６ノ５　フチ８−２ニラツチされる。ラッチ８
−１の出力はビット処理回路８−１０によってビット３
が強制的にＩＩ　ＯＩＰにされ（ビット３を°゛０”に
する理由は後で述べる。）、ラッチ８−３でラッチされ
る。ラッチ８−２の出方はビット処理回路８−１１を介
してラッチ８−４でラッチされる。ここでビット処理回
路８−１１においてはビットの変換等の処理は施されな
い。ラッチ８−３及びラッチ８−４の出力を加算器８−
９にて加算し、ラッチ８−７、ラッチ８−８を介してＣ
バスニ与え、ｌ’１ｓｖ２−１１を介しテＲＡＭ７−：
Ｍ）　Ｌ／　シスタＴＲＩに加算結果を格納する。ここ
で加算結果にオーバーフローが生じた場合は、加算器８
−９のＣｏより１″が出力される。この出力をラッチ８
−６にてラッチし、タイムスロット１５の演算の際に使
用する。但し、これは波形データにＰＣＭ部がない場合
についてであり、波形データにＰＣＭ部がある場合（フ
ラグＰＣＭ＝１）にはＰＣＭ部を読み終えるまでレジス
タＴＲＩに対し演算結果として強制的に０″が入力され
る。故にΔＴ１の累算によるオーバーフローが生じるこ
とがない為Ｐ側を読み終えるまではＥＡＲＬの値が更新
されることはない。

ΔＴ１はイニシャル処理の項で述べたとおり第１３表に
おけるＣ＝０時のＤ出力の値であり、レジスタＴ旧は１
６ビットのレジスタであるので、例えばΔＴ１＝４００
０１．であれば演算（４−１）は４回行われるとレジス
タＴＲＩはオーバーフローし、演算（４−２）のＣ１＝
１となりアドレスの更新が行われる。ここで、演算（４
−１）、　（４−２）はロングシーケンスの２回に１回
行われる。第１図（ハ）で示すとおり、同じチャンネル
のロングシーケンスは３８８タイムスロツトの周期、即
ち１タイムスロツトは２５０ｎｓであるので９７μｓの
周期に現われる。故に演算（４−１）、　（４−２）は
１９４μｓ毎に行われ、ΔＴ１＝４０００．．である場
合には７７６μＳでアドレスの更新が行われることにな
る。

ところで、エンベロープデータは２バイトで構成されて
いるので、アドレスの更新の際は２ずつ更新されなけれ
ばならない。タイムスロット（１５）においては次のよ
うにしてアドレスの更新を行っている。

先ず、Δ１１！ＡＲＩはΔＴ１によって定まる値であり
、ΔＴｌ≠０００８１．の時にはΔＥＡＲＬ：００００
．．であり、ΔＴｌ　＝　０００８□６の時にはΔＥＡ
ＲＩ　＝ＦＦＥＢ、、　＝−２１１゜である。この操作
はＭＳＶ２−１１における５１１３１にて行われる。　
５Ｗ３１は第１１図（す）に示すようになっており、Δ
Ｔｌのビット３の値を示すフラグＴＯによって制御して
いる。今仮にΔＴ１≠０００８．．とすると、５Ｖ３１
によりＡバスにｏｏｏｏ、、が、ＲＡＭ７−１のレジス
タＥＡＲＩよりＨＡバＸ、　Ｎ５ｗ２−１１（７）ＳＷ
２を介してＢバス４：ＥＡＲＩ（７）値が与えられる。

これらの値がＦＡ２−６のラッチ８−１゜ラッチ８−２
にラッチされる。ラッチ８−１の出力はビット処理回路
８−１０を介してラッチ８−３へ送られる。

ここで、ビット処理回路８−１０ではデータの変換は行
われないようになっている。同時に、ラッチ８−２の出
力はビット処理回路８−１１に与えられ、データのＬＳ
Ｂが強制的に１”にされてラッチ８−４へ送られる。即
ちビット処理回路８−１１にて予め１が加えられる。ま
た、先に述べたラッチ８−６に格納されている演算（４
−１）によるオーバーフローがラッチ８−５にラッチさ
れる。故にラッチ８−３．ラッチ８−４及びラッチ８−
５の値の加算を行うと、ラッチ８−５の値がｕ　１　ｔ
ｔであればＥＡＲ１の値に２”が加えられることになる
。一方、ラッチ８−５の値が０″の場合はＥＡＲＬの値
は１増加されたままとなるが、イニシャル処理の項で述
べたように、Ｉｌｏ　２−１０においてＬＳＢに強制的
にｎＱＩｇＮ１９９を与えるので不都合は生じない。

ところでΔＴｌ　＝　０００８１．の場合には、ΔＥＡ
ＲＩがＦＦＥＢｌ、　（−２１，。）となる、故にＥＡ
ＲＩの値から２１□。引かれることになり、　１０ワー
ド前のエンベロープデータが読まれることになる。これ
により、エンベロープデータのアドレスがループするこ
とになり、マンドリンのようなくり返しエンベロープを
発生することができる。先に演算（４−１）にて、ビッ
ト処理回路８−１０にてビット３を′０”にすると述べ
たが、その理由はビット３がΔＥＡＲＬ　＝ＦＦＥＢ工
、とするビットであり、この演算を行う際にレジスタＴ
ＲＩにｏｏｏａｌ、を加えないようにする為である。

ロングシーケンスの偶数回目におけるＡｒ２゜ＴＲ２，
ΔＥＡＲ２，ＥＡＲ２の演算も同様にして行われる。

なお、　ＥＡＲＬ、　ＥＡＲ２に関する演算は全く独立
に行われる為、波形１．波形２に対して全く異なったエ
ンベロープ信号を発生させることができるのは言うまで
もない。また、ＥＡＲ１又はＥＡＲ２のくり返しについ
てもくり返しの周期を異ならしめることが容易であるの
で種々の効果を得ることができる。

■　エンベロープデータの読み出し エンベロープデータの読み出しはロングシーケンスにお
いて行い、偶数回目に波形１のエンベロープデータを、
奇数回目に波形２のエンベロープデータの読み出しを行
う。

レジスタＥＡＲＩ、　ＥＡＲ２の値に基づいて行うエン
ベロープデータの読み出し方についてはイニシャル処理
の項で述べたものと全く同じであり、ｌ１０２−１０に
てデータバンク１−６より読みとったデータのフォーマ
ット変換を行いながらレジスタΔＴｌ。

Ａｒ１．　ＡＺＩ、　ＡＺ２．ΔＥｌ、ΔＥ２に格納し
ていく。

■　エンベロープ計算 エンベロープデータの読み出しにより、Δ２１゜ΔＺ２
．ΔＥｌ、ΔＥ２にデータが格納されており、またイニ
シャル処理によりＥＲＩ、　ＥＲ２，ＺＲＩ、　ＺＲ２
ニ初期値が与えられている。これらの値に応じてエンベ
ロープ計算を行う。

エンベロープ計算の基本は加算部のタイムスロット（３
）、　（５）、　（６）、　（８）である、タイムスロ
ット（３）、　（５）によって波形ｌのエンベロープを
計算し、タイムスロット（６）、　（８）によって波形
２のエンベロープを計算する。ここで、タイムスロット
（５）。

（８）のＣＬはタイムスロット（３）、　（６）による
演算で生じたオーバーフローであるが、タイムスロット
（３）、　（６）にて生じたオーバーフローがどのよう
にしてタイムスロット（５）、　（８）で加えられるか
については、アドレス発生のタイムスロット（１３）。

（１５）で述べたものと同様である。このようにして得
られたＥＲＩ、　ＥＲ２の値がエンベロープデータであ
る。

ところで、エンベロープ計算は各種モードによって異な
る。各種モードとは。

１）波形がＰＣＭを有する場合と有しない場合。

（ＰＣＭ　＝　ｌ１０） ２）　ピアノ型エンベロープの場合とオルガン型エンベ
ロープの場合。（Ｐｌｏ　＝　ｌ１０）３）　ダンパフ
ラグをオンした場合とオフした場合。（ＤＭＰ　＝　ｌ
１０） の３種である。以下側々の場合について説明する。

ＰＣＭ部０かつＰ１０＝０ 初期設定はＥＲＩ、　ＥＲ２，ＺＲＩ、　ＺＲ２とも０
”であり、鍵が押圧されている時はレジスタΔＥｌ、Δ
Ｅ２゜ΔＺｌ、Δｚ２の値に従ってエンベロープの演算
を行う。鍵が離されると、タイムスロット（３）、　（
５）。

（６）、　（８）（７）ＡＺＩ、　ＡＥＩ、　ＡＺ２．
　ＡＥ２（７）値トシテ。

ＵＣＩＦ２−３の信号処理器５−６よりリリースデータ
が発生され、レジスタΔＺｌ、ΔＥｌ、ΔＺ２．ΔＥ２
の値のかわりに用いられる。

なお、このモードにおいてはダンパフラグＤＭＰによっ
て演算は何ら影響はされない。

ＰＣＭ＝ＯかっＰ１０＝１ 初期設定はＥＲＩ、　ＥＲ２，ＺＲＩ、　ＺＲ２トも”
ｏ”ｉ’アリ、鍵が押圧されている時はレジスタΔＥｌ
、ΔＥ２゜ΔＺｌ、Δｚ２の値に従ってエンベロープの
演算を行う、鍵が離されると、ダンパフラグＤＭＰ＝１
の場合は引き続きレジスタΔＥｌ、ΔＥ２．Δｚ１．Δ
ｚ２の値に従ってエンベロープの演算を行い、ダンパフ
ラグＤＭＰ＝　Ｏ（７）時はＰｃＭ＝ｏがっＰ１０＝ｏ
の場合と同じである。

ＰＣＭ部１かっＰ１０＝０ 初期設定は、ＥＡ１＝ＩＦＦＦ１．　、　ＥＲ２＝　Ｏ
、ＺＲ１＝　Ｏ。

ＺＲ２＝Ｏである。鍵が押圧されており、波形１がＰＣ
Ｍ部を読み出している時は初期値が保持され、ＰＣＭ部
を読み終えると、レジスタΔＥｌ、ΔＥ２゜ΔＺｌ、Δ
ｚ２の値に従ってエンベロープの演算を行う。鍵が離さ
れると、波形１がＰＣＭ部を読み出しているいないに関
係なく　ＵＣＩＦ２−３の信号処理器５−６によるリリ
ースデータに基づいて演算が行われる。

即ちＰＣＭ＝ＯかつＰ１０＝Ｏの場合に帰着する。

なお、このモードにおいてはダンパフラグＤＭＰによっ
て演算は何ら影響を受けない。

ＰＣＭ＝１かつＰ１０＝１ 初期設定は、ＥＲ１＝ＩＦＦＦ、６．　ＥＲ２＝　Ｏ、
ＺＲ１＝　Ｏ。

ＺＲ２＝Ｏである。ダンパフラグＤＭＰ＝Ｏの場合は、
１度鍵が押圧されると離鍵のタイミングには無関係に演
算が行われる。即ち、波形１がＰＣＭ部を読み出しティ
る時にはレジスタＨＲ１，ＥＲ２，ＺＲＩ、　ＺＲ２は
初期値が保持され、　ＰＣＭ部を読み終えるとレジスタ
ΔＥｌ、ΔＥ２．ΔＺｌ、Δｚ２の値に従って演算が開
始される。ダンパフラグＤＭＰ＝１の場合は、ＰＣＭ＝
１かつＰ１０＝Ｏの場合と全く同じである。

以上述べたように、種々のモードに応じて自由にエンベ
ロープ信号を発生することができる。また、ΔＥｌ、Δ
Ｚ１とΔＥ２．Δｚ２は全く独立に設定でき、そのデー
タはアドレス発生の項にて明らかなとおりΔＴｌ、ΔＴ
２によって定まる時間で更新されるので前述の２種類の
波形データと相俟って種々の楽音が発生できる。

（発明の効果） 以上のように本発明はデータの第１番目のワードのデー
タの上位Ｍビットと下位（Ｎ−Ｍ）ビットが上記記憶装
置に格納されているアドレスを各々ＡｉとＢｉとすると
、 Ｂｉ　＝＝　　豊＋Ｎ二且・Ａｉ 　　　Ｍ 但し［］はガウス記号であり、［］内の数値の整数部を
表す。

の関係で上記データが格納されている記憶装置を有し、 上記アドレスＢｉは上記アドレスＡｉを、Ωｏｇｚ　Ｎ
　：ｙ　　　（但し［コはガウス記号である。）ビット
だけ右シフトして且つ最上位を含む少なくとも１ビット
に１を付与することによって作成するアドレス作成器を
有することにより、　ＲＯＭの使用効率が向上し、少な
いメモリエリアでより充実したデータを有する情報処理
装置を提供することができる。

第２表 第７表 Ｘ　：　　Ｄｏｎ’ｔ　ｃａｒｅ Ｘ　：　　Ｄｏｎ’ｔ　ｃａｒｅ 第１４表 （上位２ ビット） 第１５表 第１９表 一：　ビット処理を行わないビット

【図面の簡単な説明】 第１図（イ）は本発明における情報処理装置の一実施例
のブロック図、第１図（ロ）はマイコンによるデータ転
送のタイミング図、第１図（ハ）は本発明において用い
られている演算タイムスロットを表わす図、第２図は本
発明における楽音発生部１−５の構成図、第３図は楽音
発生部１−５におけるノートクロック発生の原理図、第
４図は楽音発生部１−５における５ＥＱ２−２の詳細図
、第５図は同じくＵＣＩＦ２−３の詳細図、第６図は同
じ＜　ＣＤＲ２−４の詳細図、第７図は同じくメモリ２
−５の詳細図、第８図は同じ＜　ＦＡ２−６の詳細図、
第９図（イ）は同じくＭＰＬＹ２−７の詳細図、第９図
（ロ）はＭＰＬＹ２−７にて使用している乗算器９−１
６の詳細図、第１０図は楽音発生部１−５におけるＩｌ
ｏ　２−１０の詳細図、第１１図（イ）は同じ＜ＭＳＶ
２−１１＋７１詳細図□、第１１図（ロ）〜第１１図（
す）はＭＳ＋１２−１１に用いられているスイッチのパ
ターン図、第１１図（ヌ）はＭＳ＋１２−１１における
データ転送□のタイミング図、第１２図はデータバンク
１−６におけるデータフォーマットを示す図、第１３図
はデータバンク１−６におけるエンベロープデータのデ
ータフォーマットを示す図、第１４図は従来の情報処理
装置のブロック図である・ １−１・・・鍵盤、ｌ−２・・・タブレット、１−３・
・・効果スイッチ、■−４・・・マイコン、１−５・・
・楽音発生部、１−６データバンク、１−７・・・フィ
ルタ、２−１・・・マスタクロック、２−２・・・シー
ケンサ（ＳＥＱ）、２−３・・・マイコンインターフェ
ース部（ＵＣＩＦ）、２−４・・・比較レジスタ部（Ｃ
ＤＲ）、２−５・・・メモリ、２−６・・・フルアダ一
部（ＦＡ）、２−７・・・乗算部（ＭＰＬＹ）、２−８
・・・ディジタルアナログコンバータ（ＤＡＣ）、　２
−９・・・アナログバツアアメモリ部（ＡＢＭ）、２−
１Ｏ・・・入出力回路部（Ｉｌｏ）、２−１１・・・マ
トリックススイッチ部（ＭＳＶ）。 特許出願人　松下電器産業株式会社 第１図 （イ） （υ） Ａ／Ｄ　　−Ｃ７バ？”−’ｌ− 第２図 長 第４図 Ｑ 第８図 第１１図 ＦＡ　　　　　　　　　Ｍｌ′ＬＴ　　　Ｌゐ第１１図 （））　　　　　　　　　　　　　　　　　　　　　（
＋）第１２図 第１３図 ｚｌｏの峙 ２１１９綺

Claims (1)

1. 【特許請求の範囲】 １ワードＮビット構成の複数ワードのデータを１ワード
   Ｍビット構成で総ワード数Ｗの記憶装置に格納する際、
   ＭとＮの関係がＭ＜Ｎ≦３／２Ｍの条件下で、 上記データの第ｉ番目のワードのデータの上位Ｍビット
   と下位（Ｎ−Ｍ）ビットが上記記憶装置に格納されてい
   るアドレスを各々ＡｉとＢｉとすると、Ｂｉ＝［Ｗ／２
   ＋（Ｎ−Ｍ）／Ｍ・Ａｉ］ 但し［］はガウス記号であり、［］内の数値の整数部を
   表す。 の関係で上記データが格納されている記憶装置を有し、 上記アドレスＢｉは上記アドレスＡｉを、 ［ｌｏｇ＿２Ｎ／（Ｎ−Ｍ）］（但し［］はガウス記号
   である。）ビットだけ右シフトして且つ最上位を含む少
   なくとも１ビットに１を付与することによって作成する
   アドレス作成器を有することを特徴とする情報処理装置
   。