JPS61240293A - 電子楽器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は電子楽器に係り、特にノートクロック発生に関
するものである。

（従来の技術） 近年、電子楽器はディジタル信号処理技術の導入により
高度な音づくりが行われている。従来の電子楽器におけ
るノートクロックの発生方法を第３図により説明する。

第３図において、３−１は分周器であり端子ＣＫに入力
されているマスタクロックを分周し、８ビットの分周出
力をＱより出力する。３−２は比較器で、Ａ入力及びＳ
入力の比較を行い、Ａ＝Ｂとなった時にＱより１”を出
力する。３−３はフリップフロップであり、ＣＫ大入力
立上りでＳ入力に与えられた信号をとり込みＱより出力
する。３−４は加算器であり、大入力とＳ入力の和をＣ
より出力する。

３−５は加算器３−４のＳ入力に対して定数Ｍを入力す
る定数回路である。３−６はＲＳラッチであり、Ｓ入力
に正のパルスが入るとＱ＝１となり、Ｒ入力に正のパル
スが入るとＱ＝Ｏとなる。３−７はディレィ回路であり
、入力”信号を遅延させて出力する。

３−８はＡＮＤゲートである。

次に第３図の動作を説明する。まず、ＲＳラッチ３−６
のＱ出力がＩＴ　Ｏｊｊである・とすると、ＡＮＤゲー
ト３−８の出力は常時１１０　ＩＩであ゛るのでブリッ
プフロップ３−３のＱ出力は一定である。一方分周器は
マスタクロックの分周より、０００１．から３ＦＦｚｓ
をくり返す８ビットのＱを出力する。仮にフリップフロ
ップ３−３の出力がＮであったとすると、当然０００□
、≦Ｎ≦３ＦＦ１．であるので必ずいつか分周器３−１
のＱ出力＝Ｎとなる瞬間が存在し、この時は比較器３−
２のＱ出力より一致パルスが出力される。

すると、この一致パルスＲＳラッチ３−６のＳ入力に入
っているためにＲＳラッチ３−６のＱ出力は１”となり
書き込みパルスがＡＮＤゲート３−８より出力される。

フリップフロップ３−３のＤ入力には加算器３−４のＣ
出力が与えられているのでＮ＋Ｍの値が書き込まれる。

と同時に、書き込みパルスはディレィ回路３−７で遅延
された後ＲＳラッチ３−６のＱ出力を′０”にする。こ
のため、再びフリップフロップ３−３のＱ出力は一定と
なるが、値はＮからＮ＋Ｍに変化している。故に次は分
周器３−１のＱ出力がＮ＋Ｍになった時に一致パルスを
発生することになる。これをくり返すことにより、比較
器３−２は分周器３−１の出力値がＮ、Ｎ＋Ｍ、Ｎ＋２
Ｍ・・・・・・となった時にパルスを発生する。つまり
分周器３−１がマスタクロックをＭ回カウントするごと
に一致パルスを発生することになる。また、 Ｎ　＋ｎＭ＞３ＦＦ、、となる場合においては、加算器
３−４の出力はオーバフローの後Ｎ　＋　ｎＭ−３ＦＦ
１．となるためにやはりマスタクロックをＭ回カウント
した時に一致パルスが発生されることは言うまでもない
、つまり、この比較器３−２の一致パルスをノートクロ
ックとし、定数Ｍを変化させれば種々の周期のノートク
ロックが得られることになり、その周波数は（マスタク
ロックの周波数）十Ｍとなる（例えば特願昭５７−８３
４５０号）。

（発明が解決しようとする問題点） しかしながら上記のような構成ではノートクロックのピ
ッチ分解能を上げるには、システム全体のビット数を増
し、マスタクロックの周波数を高くしなければならなず
、システム全体に高速動作が要求される。

本発明は、上記問題点に鑑み、マスタクロックの周波数
を上げることなく、従ってシステムの動作速度を上げる
ことなく、より分解能の高いノートクロックを発生しよ
うとするものである。

（問題点を解決するための手段） 上記問題点を解決するために本発明の電子楽器は、クロ
ック信号を発生する手段と、前記クロック信号を分周し
、分周出力を発生する手段と、レジスタと、前記分周出
力と前記レジスタの内容の一致を検出し、一致信号を発
生する手段と、前記一致信号が発生される度に前記レジ
スタの内容に一定数を加算する手段を備え、前記一致信
号を用いてノートクロック信号を得るようにした電子楽
器において、前記一致信号を発生する手段が前記レジス
タの少なくとも下位１ビットを一致検出の対象から除外
するようにしたものである。

（作用） 本発明は上記した構成により、例えばレジスタが１０ビ
ットで、上位８ビットと分周出力との一致を検出してお
り、一致検出ごとにレジスタに加算される一定数が１０
１□６であるとすれば、レジスタが００００．　、１０
１□。、２０２□、３０３□、、００４□、、１０５１
．、・・・・・・となるので、分周出力がｏｏｉ、　、
４０□、８０．、、Ｃｏ□ｔｏｘｘ’５ｔ４１ｏ、・・
・・・・となり、微視的に見ればマスタクロックのカウ
ント数が６４回、６４回、６４回、６５回、６４回、６
４回・・・・・・ごとに一致信号が出力されるが、巨視
的に見れば６４．２５回に１回の割合で一致信号が出力
されることになり、ピッチ分解能が０．２５きざみにな
る。

また、分周比が６４から６５へかわる周期が一定であ４
るのでジッタは発生しない。

（実施例） 以下図面に基づき本発明の一実施例を説明する。

第１図は本発明による情報処理装置を電子楽器に用いた
場合のブロック図である。この第１図を説明すると、１
−１は鍵盤である。１−２はタブレットであり１本電子
楽器より出力される楽音の音色の選択を指示する操作部
である。１−３は効果スイッチであり、楽音に対する各
種の効果の制御、例えばヴイブラート、トレモロ等の効
果のオン・オフを指示するスイッチである。１−４はマ
イコン（マイクロコンピュータ）であり′、例えばイン
テル社のマイコン８０４９等が相当する。１−５ぼ楽音
発生部であり、マイコン１−４より与えられた制御信号
に基づいて波形演算、周波数演算を行う。■−６はデー
タバンクであり、楽音発生部１−５にて使用する波形デ
ータやエンベロープデータが格納されているＲＯＭ　（
読出専用メモリ）である。１−７はフィルタであり、楽
音発生部１−５より出力される楽音信号の折り返しノイ
ズを除去する。１−８はスピーカである。

次に第１図（イ）に示す電子楽器の動作を説明する。マ
イコン１−４は内部に予め書き込まれた命令に従って、
鍵盤１−１、タブレット１−２．効果スイッチ１−３の
状態を順次検索する。またマイコン１−４は鍵盤１−１
における鍵の０Ｎ１０ＦＦの状態に基づいて押圧されて
いる鍵のコードを楽音発生部１−５の複数のチャンネル
に割り当てる割り当て信号を送出するとともに、タブレ
ット１−２、効果スイッチ１−３の状態に応じて制御デ
ータを送出する。楽音発生部１−５においては、マイコ
ン１−４より送出される割り１　　　　　　当て信号及
びその他の制御信号を内部のレジスタに取り込み、これ
らの信号に基づいてデータバンクｌ−６より必要な波形
データ、エンベロープデータを読み出しながら楽音信号
の合成を行う。この楽音発生部１−５において合成され
た楽音信号は、フィルタ１−７を通してスピーカ１−８
へと送られ楽音を発生する。

第１図（ロ）にマイコン１−４より楽音発生部１−５へ
データを転送する場合のタイミング図を示す、また、第
１表にマイコン１−４より楽音発生部１−５へ送出する
データの内容を示す、第１表において、ＮＯＤはノート
オクターブデータであり、ノートデータＮＤとオクター
ブデータＯＣＴ及びキーオンデータＫｏｎより成ってい
る。その具体的な内容は第２表にＮＯＤのビット構成が
示してあり、第３表にノートデータＮＯと音名との対応
が示してあり、第４表にオクターブデータＯＣＴと音域
との対応が示しである。即ち仮に楽音発生部１−５に対
しＧ＃というノートの第６オクターブの音（以下Ｇ＃６
と略す）をチャンネル１より出力したい時には第１図（
ロ）におけるアドレスとしてｏｏｏｏｏｏｏｔ　、デー
タとして１００１１１１０をマイコン１−４より送出す
ることになる。

次に、　ＰＤＤはピッチデチューンデータであり調律を
ずらすための８　ｂｉｔのデータである。ＰＤＤは２の
補数表示にて表されており、可変範囲は−１２８〜＋１
２７の２５６通りである。ＲＬＤはリリースデータで、
キーオフ後の減衰特性を制御する４　ｂｉｔのデータで
ある。ＶＯＬはボリュームフラグであり、このビットを
ＩＩ　Ｉ　ＩＰにすると後述のボリュームデータＶＬＤ
に応じて楽音発生部１−５からの楽音信号の出力レベル
制御を可能にするものである。　ＤＭＰはダンパフラグ
であり、ピアノタイプエンベロープの場合のキーオフ後
の減衰を急速な減衰にせしめるフラグであり、Ｄ肝＝１
の時に機能する。　ＳＱＬはソロフラグであり、他のチ
ャンネルと同音名の楽音がアサインされた時にそのチャ
ンネルの発生している楽音とこれから発生しようとして
いる楽音の位相特性を合わすか否かを選択するフラグで
あり、５ＱＬ＝１の時には位相合わせをキャンセルする
。

ＴＡＢはタブレットデータであり、第１図におけるタブ
レット１−２により指定されるデータがこの５ｂｉｔに
入る。ＰＥはピッチエクステントフラグで、このビット
を１”にしたチャンネルにはピッチエクステントがかか
る。　ＶＬＤはボリュームデータであり、前述のボリュ
ームフラグＶＯＬとともにチャンネルから出力される楽
音のレベルを８　ｂｉｔの細かさで制御する。なお、こ
れら一連のデータはすべてチャンネルごとに独立に設定
できるものである。

次に、楽音発生部１−５における演算シーケンスについ
て説明する。

第５表及び第６表に楽音発生部１−５の演算シーケンス
を示す。本楽音発生部１−５においては、短い演算サイ
クルでより多くのデータ処理を行うために演算シーケン
スがイニシャルモード、ノーマルモードの２つのモード
を有し、更に上記両モードがそれぞれロングシーケンス
、ショートシーケンスに分かれている。また、イニシャ
ルモードショートシーケンス及びノーマルモードロング
シーケンスはそれぞれＥＶＥＮ、　ＯＤＤの２つの状態
を有している。

イニシャルモードはマイコン１−４が楽音発生部１−５
に対して新たな楽音の発生を命−令した際に楽音発生部
ｌ−５におけるマイコン１−４より指定されたチャンネ
ルについて種々のレジスタ等の初期設定を行うモードで
ありロングシーケンスより開始され、ショートシーケン
スを２回行った後ノーマルモードに入る。このイニシャ
ルモードにおける２回のショートシーケンスについて１
回目がＯＤＤ、２回目がＦ！ＶＥＮのショートシーケン
スとなる。このイニシャルモード終了後、ノーマルモー
ドに移るが、ショートシーケンス６回の後ロングシーケ
ンス１回がくることになる。

本実施例では各チャンネル毎に、独立した２系統の波形
と独立した２系統のエンベロープとを掛は合わせるよう
になっており、更にピッチの細かな調整機能をも有して
いるが、これらの演算処理を時分割で８チャンネル分行
うためには多大な演算ステップが必要となる。そこで短
いサイクルで演算しないといけないものをショートシー
ケンスとし、演算頻度の低いもの、つまり長いサイクル
で演算してもよいものをロングシーケンスとする。

そしてショートシーケンスの間にロングシーケンスを挿
入することにより演算の効率化を図っている。

第１図（ハ）にショートシーケンス、ロングシーケンス
のタイミング図を示す。第１図（ハ）に示すとおり、シ
ョートシーケンス（０）〜（１０）の１１のタイムスロ
ットより成っており、ロングシーケンスは（１１）〜（
１９）の９のタイムスロットより成っている６個々のタ
イムスロットは２５０ｎｓであり、４分割されてψｌ、
ψ３のノンオーバーラツプの２相クロツクとともに全体
のシステムが動作している。

ショートシーケンスとロングシーケンスの関係は、ジョ
ートン−ケンスがチャンネルＯからチャンネル７まで８
回くり返されるごとに１チャンネル分のロングシーケン
スが入る。故に、例えばチャンネル３のショートシーケ
ンスは１１Ｘ８＋９の９７タイムスロツトごとに１回、
ロングシーケンスは９７×８の７７６タイムスロツトご
とに１回の割で現われることになる。更に、ノーマルモ
ードのロングシーケンスにはＩＩ！ＶＥＮとＯＤＤの２
つの状態があるため、７７６Ｘ２の１５５２タイムスロ
ツトを周期としてシステムが動作しているものである。

次に、第５表及び第６表に基づいて個々の演算シーケン
スについて説明する。前述のように、楽音発生部１−５
は新たな押鍵によりイニシャルモードロングシーケンス
より開始するようになっているのでイニシャルモードロ
ングシーケンスよりタイムスロット別に説明を行う。

皿臭星 （１３）　ＰＤＤ　＋　ＰＥＤ　−）　ＰＤＲ（１５）
　　　Ｏ→ＴＲＩ （１６）　　　Ｏ→ＴＲ２ （１７）　　　Ｏ→ＺＲＩ （１８）　　　０　　４ＺＲ２ タイムスロット（１３）の意味するところは、ＰＤＤと
いうレジスタの内容とＰＥＤというレジスタの内容を加
算してＰＤＲというレジスタに格納するということであ
る。タイムスロット（１５）〜（１８）は、ＴＲＩ。

ＴＲ２，ＺＲＩ、　ＺＲ２というレジスタに０を書き込
むということである。

データバンク　み　し部 （１２）　　　　υＴＤ　４　ＨＡＤ　　−＋ＨＡＤ（
１４）　　　　ＨＡＤ　４　Ｃ０ＮＴ→Ｃ０ＮＴ、　Ｄ
ＩＦＩ（１６）〜（１７）　ＨＡＤ　４　ＳＴＥ　　→
ＥＡＲ１これらの意味するところは、左端にあるデータ
（例えばタイムスロット（１４）ならばＨＡＤというデ
ータ）をアドレスとしてデータバンク１−６より中央に
記載のＣ０ＮＴというデータを読み出し、右端にある名
前のレジスタＣ０ＮＴ及びＤＩＦＩに格納するというこ
とである。

（１）　　ＰＤＲ＋　ＪＤ　　Ｌ、Ｂ、　；　Ｏ→ＥＲ
２／　１（３）　　ＯＲＧ　＋　ＯＣＴ　＋　　１　−
＋　ＷＢ２−＋　ＡＷＡＲ（４）　　Ｄ、Ｂ、　＋　Ｅ
ＡＲＬ→ＥＡＲ２（６）０　　　　→ＷＲＩ （８）０　　　　　→　ＥＲＩ （９）０　　　　　→　ＷＢ２ （１０）　　　　　０　　　　４　　ＶＥＩ、ＷＲ２タ
イムスロット（１）におけるＯ−＋ＥＲ２／１はショー
トシーケンス１回目即ち０００時にはＦＲ２，２回目即
ちＥＶＥＮ時にはＥＲＩというレジスタにＯを書き込む
ことを意味する。またり、Ｂ、とは、ＰＤＲ＋　ＪＤの
演算結果をレジスタに格納せずに、Ｌバス（後述）を介
して乗算部（後述）に送出することを意味する。タイム
スロット（３）においては、演算結果を一度１１８２と
いうレジスタに格納した後デコードしてΔｗＡＲに格納
することを意味する。タイムスロット（４）におけるり
、Ｂ、は、後述のデータバンク読み出し部によって得ら
れる値をレジスタ等を介さすＤバス（後述）を介して加
算器に送出することを意味する。

−１１１皿 （４）〜（６）　　Ｃ，Ｂ、　Ｘ　ＣＮＩ→ＦＲ上記の
Ｃ，Ｂ、は、加算部にて得られた結果をレジスタを介さ
ずに乗算部に直接入力することを意味しこの場合におい
てはタイムスロット（１）にて得られたＰＤＲ＋　ＪＤ
の演算結果を意味する。

データバンク　み　し く１）　　　　　　　）ｉＡＤ　　→　ΔＳ丁Ｅ　　４
　　Ａ、Ｂ。

（３）〜（４）　ＥＡＲＬ／２→Ｅｌ／２→ΔＴｌ／２
．ΔＥｌ／２゜ΔＺ１／２ （６）　〜（７）　ＨＡＤ−４ＳＴＶ／ΔＳＴＶ　−＋
　ＳＴＷ／１ｊＡＲここでタイムスロット（１）のＡ、
Ｂ、は、データバンク読み出しによって得られた値をレ
ジスタ等を介ざすに直接加算部のへ入力へ入力すること
を意味する。また、タイムスロット（６）〜（７）のＳ
ＴＶ／ＡＳＴＶ　４　ＳＴＶ／ＭＡＲは、シ：ｉ　−ト
ラ−ケンス１回目即ち０００時にはＳＴｖというデータ
を読み出してＳＴＷというレジスタに格納し、２回目即
ちＥＶＥＮ時にはΔＳＴＷというデータを読み出してＷ
ＡＲというレジスタに格納することを意味する。

次にノーマルモードについ゛て説明する。

ノーマルモードショートシーケンス 第６表において申印のついている箇所は、ノートクロッ
クが発生した後の最始のシミートシーケンスのみでその
演算が行われるものであり、この動作を制御するフラグ
を計算要求フラグＣＬＲＱと呼ぶことにする。

迦］１寵 （１）　　ＷＢ２　＋　ＶＥＩ　　　　　４　Ｌ、Ｂ。

（２）　　ＳＴＷ　＋　ＷＡＲ４Ｄ、Ｂ、　、　Ｂ、Ｂ
。

（３）　　ＺＲＩ＋　ΔＺｌ　　　　４ＺＲ１（４）　
　ＤＩＦＩ　＋　Ｃ，Ｂ、　　　　→Ｄ、Ｂ。

（５）　　ＥＲＩ＋ΔＥｌ　＋　Ｃｉ　−４ＥＲＩ（６
）　　ＺＲＺ＋　ΔＺ２　　　−）ＺＲ２（７）　　　
ＷＡＲ＋　　ΔＷＡＲ−＋　　ＭＡＲ傘（８）　　ＥＲ
２＋　ΔＥ２　＋　Ｃ１−＋　ＦＲ２（９）　　　ＦＲ
＋　　ＣＤＲ−＋　ＣＤＲ中二二で、タイムスロット（
１）のり、Ｂ、は、演算結果をレジスタを介さず直接乗
算部へ入力することを意味する。タイムスロット（２）
のり、Ｂ、、　Ｂ、Ｂ、は同様に演算結果を直接データ
バンク読み出し部及び加算部のＢ入力へ入力することを
意味する。タイムスロット（４）におけるＣ、Ｂ、は、
加算部の演算結果をレジスタを介さずに直接入力するこ
とを意味し、この場合はタイムスロット（２）における
ＳＴｖ＋　ＭＡＲの演算結果が入力される。また、Ｄ、
Ｂ。

はその演算結果を直接データバンク読み出し部へ入力す
ることを意味する。タイムスロット（５）及び（８）の
Ｃｉは、それぞれタイムスロット（３）及び（６）にお
ける演算のくり上り（キャリー）を加えるという意味で
ある。

求見里 （１）〜（３）　　ＷＢ２　＋　　ＦＲ２−）　ＷＥ２
＊（４）〜（６）　　Ｃ，Ｂ、　Ｘ　ＣＮ　　→（ＤＡ
Ｃ）（７）　〜（９）　　　ＩＩＩＲＩ　　Ｘ　　ＥＲ
Ｉ　　　−＋　　ＷＥ１＊ここで、タイムスロット（４
）〜（６）のＣ，Ｂ、とは加算部の出力をレジスタ等を
介さず直接乗算部へ入力することを意味する。この場合
は、タイムスロット（１）の１Ｅ２　＋　ＷＥＩの演算
結果に相当する。また（ＤＡＣ）とあるのは、この演算
結果をＤＡＣ（ＤＡコンバータ；後述）に入力すること
を表す。

−一タバンク　み　し く４）〜（５）　　Ｃ，８，４％１１　＋　１１Ｒ１＊
（７）〜（８）　　　Ｃ，Ｂ、　　＋　　１１　−＋　
　ｖＲ２傘ここで、タイムスロット（４）〜（５）のＣ
，Ｂ、は加算部の演算結果を直接データバンク読み出し
部へ入力してデータバンク１−６のアドレスとすること
を意味し、この場合は加算部におけるタイムスロット（
２）のＳＴｗ＋ＩＩＩＡＲの演算結果に相当する。タイ
ムスロット（７）〜（８）のＣ，Ｂ、も同様にタイムス
ロット（４）＋７）ＤＩＦＩ　＋　（ＳＴＶ　＋　ＷＡ
Ｒ）（７）演算結果に相当すイ る。

ロングシーケンス （１３）　　ΔＴｌ／２　＋　ＴＲＬ／２　　　　　　
→ＴＲＩ／２（１４）　　ＰＤＲ＋　ＪＤ　　　　　　
　　　→Ｌ、Ｂ。

（１５）　　ΔＥＡＲＬ／２　＋　Ｅ！ＡＲＩ／２　＋
　Ｃｉ　−＊　ＥＡＲＩ／２（１６）　　ＰＤＤ　＋　
ＰＥＤ　　　　　　　　→ＰＤＲここで、タイムスロッ
ト（１４）のり、Ｂ、は、加算部の演算結果即ちＰＤＲ
＋　ＪＤの値をレジスタを介さず直接乗算部へ入力する
ことを意味する。タイムスロット（１５）のＣｉはタイ
ムスロット（１３）の演算を行った結果性じるくり上り
（キャリー）を意味する。

鬼臭皿 （１６）〜（１８）　　ＣＮ　＋　Ｃ，Ｂ、→ＦＲここ
で、Ｃ，Ｂ、は加算部における演算結果をレジスタを介
さず直接乗算部へ入力することを意味し、この場合は加
算部タイムスロット（１４）におけるＰＤＲ＋　ＪＤの
演算結果が入力される。

データバンク　み　し く１４）〜（１５）　　ＥＡＲ２／１→Ｅ２／１→ΔＴ
２／１゜ΔＥ２／１．　ＡＺ２／１ ここで、２／１というのは、奇数回目、即ち０００時に
は２（例えばＥ２／１ならばＥ２）、偶数回目、即ちＥ
ＶＥＮ時には１（同Ｅ１）トなルコとを意味し、ＥＶＥ
Ｎ、ＯＤＤで別のデータを読み出し、別のレジスタへ格
納することを意味する。

第２図は第１図（イ）における楽音発生部１−５の詳細
な図である。まずこの図を用いて各ブロックの機能の概
略を説明すると、２−１はマスタクロックであり、ここ
ではｆ　＝　８　、０（１０９６ＭＨｚのものを用いて
いる。２−２はシーケンサ（以下ＳＥＱと称す）であり
、マスタクロック２−１によるクロック信号を分周し、
楽音発生部１−５全体におけるシーケンス信号（以下Ｓ
Ｑ倍信号称す）及び各種制御信号を発生する。２−３は
マイコンインターフェース部（以下ＵＣＩＦと称す）で
あり、第１表にて示される各種データをマイコン１−４
が楽音発生部１−５とは非同期で送出しているが、この
データを取り込み、ＳＥＱにより発生されるＳＱ倍信号
の同期をとる回路である。更にフラグＫｏｎによりイニ
シャルモード、ノーマルモードのモード切りかえを指示
するフラグＩＮＩを発生する。

２−４は比較レジスタ部（以下ＣＤＲと称す）であり、
前記演算シーケンスで示したレジスタＣ［）Ｒ８チャン
ネル分とマスタクロックを順次分周して得た１０ビット
の分周信号とを比較し、８チャンネル分のノートクロッ
クと計算要求フラグＣＬＲＱを発生する。

２−５はランダムアクセスメモリ部（以下メモリと称す
）で、楽音発生部１−５内で行われる種々の演算結果を
記憶する。２−６はフルアダ一部（以下ＦＡと称す）で
あり、各種データの加算を行う１６ビットのフルアダー
を内蔵している。２−７は乗算部（以下ＭＰＬＹと称す
）であり、 （２の補数の１２ｂｉｔ）　Ｘ　（絶対値１０ｂｉｔ）
の演算を行う乗算器を有している。２−８はデジタルア
ナログコンバータ（以下ＤＡＣと称す）であり、ＭＰＬ
Ｙ２−７より出力されるデジタルの一楽音データをアナ
ログの楽音データに変換する。２−９はアナログバッフ
ァメモリ部（以下ＡＢＭと称す）で、　ＤＡＣ２−８よ
りマシンサイクル周期で発生される楽音データをＣＤＲ
２−４により発生されるノートクロックによる音程同期
への変換を行う。ＡＢＭ２−９の機能及び構成は特開昭
５９−２１４０９１号公報に示されているアナログバッ
ファメモリと同様のものである。　２−１０は入出力回
路部（以下Ｉ１０と称す）であり、データバンク１−６
ヘアドレス信号を送出し、そのアドレス信号に対応した
波形データ、エンベロープデータの読み出しを行い、必
要に応じて読み出したデータのデータ変換を行う。２−
１１はマトリックススイッチ部（以下ＭＳＷと称す）で
あり、ＵＣＩＦ２−３．　ＣＤＲ２−４、メモリ２−５
に接続された横方向のパスライン（ＨＡ。

ＨＢ、　ＨＣ，ＨＤ、　ＨＥ、　ＨＬの各バス）とＦＡ
２−６、ＭＰＬＹ２−７、Ｉｌｏ　２−１０へ接続され
ている縦方向のパスライン（Ａ、Ｂ、Ｃ，Ｄ、Ｌの各バ
ス）とを、ＳＱ倍信号応１　　　　　　じて接続する回
路である。これらの回路により第５表及び第６表に示す
演算シーケンスを実行するものである。

次に個々のブロックについて説明する。

第４＠は第２図における５ＥＱ２−２の詳細図である。

４−１はカウンタであり、マスタクロックを分周し、第
１図（ハ）に示す種々のタイミング信号を発生する。Ｔ
Ｓは第１図（ハ）におけるタイムスロットを表す信号で
あり、ＣＨＣはチャンネルコードであり。

第１図（ハ）におけるチャンネルの番号を表わす信号で
ある。ＥＶは演算シーケンスにおけるＯＤＤ、ＥＶＥＮ
を表す信号であり、ＥＶ＝ＯはＯＤＤ、　ＥＶ＝　１は
ＥＶＥＮを意味すル、４−２は５ＱＲＯＩ’＋　（：／
−ケンＸＲＯＭ）　’ｔ”ある。ＳＱＲＯＭ４−２のア
ドレス入力にはタイムスロットを表すｍ号ＴＳとフラグ
ＩＮＩが入力されており、これらの入力に基づいて各々
のタイムスロットにおける各種制御命令を発生している
。４−３は論理ゲートであり、ＳＱＲＯＭ４−２による
出力を各種フラグ及び計算要求フラグＣＬＲＱ等で更に
制御して、ＳＱ倍信号演奏情報、効果スイッチ１−３等
の指示に従って。

各機能ブロックが各タイムスロット毎にどのように動作
すべきかを指示する信号；図中ではＳＱと略記）を発生
する。

第５図はＵＣＩＦ２−３の詳細図である。第５図におい
て、５−１はラッチであり、第１図におけるマイコン１
−４より与えられるＡ／Ｄ　Ｏ〜７をＡＬＥによりラッ
チする。　Ａ／Ｄ　Ｏ〜７とＡＬＥの関係は第１図（ロ
）に示すとおりであるので、ラッチ５−１には第１表に
示すところのアドレスがラッチされる。５−２はラッチ
であり、マイコン１−４より与えられるＡ／ＤＯ〜７を
盟によりラッチする。Ａ／Ｄ　Ｏ〜７と盟の関係は第１
図（ロ）に示すとおりであるのでラッチ５−２には第１
表に示すところのデータがラッチされる。５−３はラッ
チであり、糀によって制御されラッチ５−１の出力をラ
ッチする。このようにアドレスを２段でラッチするのは
、ＡＬＥが盟に無関係に周期的に′１”になるからであ
り、このようにアドレスを２段でラッチすることにより
需による新たなデータの書き込みを行うまでラッチ５−
３、ラッチ５−２にはそれぞれアドレス及びデータが格
納されることになる。５−４は１ワード８ビットのＲＡ
Ｍであり、Ａはアドレス入力、ＯＥは出力制御端子であ
り、データ端子りはＨＥババス接続されている。ここで
、０Ｒ＝１となるとＡ入力で与えられたアドレスのデー
タをＤ端子より出力する。またＷＥは書き込み制御端子
で、ＶＥ＝１の時にＤ端子に与えられているデータを六
入力で与えられたアドレスに書き込む。ＯＥ、　ＷＥは
ＳＱ倍信号より制御されている。　ＲＡＭ５−４には第
１表にて示した各種データ（ＮＯＤ、ＰＤＤ、　ＲＬＤ
　−ＶＯＬ　−ＤＭＰ　−ＳＱＬ、　ＴＡＢ　−ＰＥ、
　ＶＬＤ）及びコントロールデータＣ０ＮＴ　（データ
バンクより書き込む。詳細は後述）、ピッチデータレジ
スタのデータＰＤＲがそれぞれ８チャンネル分格納され
ている。５−５はセレクタであり、マイコン１−４の指
定するアドレスと、ＳＱ倍信号指定するアドレスを、別
のＳＱ倍信号用いて選択出力し、ＲＡＭ５−４の六入力
に与えるものである。５−６は信号処理器であり、ＨＥ
ババス接続され、バス上のデータを取り込み各種フラグ
信号を発生する。また、マイコン１−４より送出された
リリースデータＲＬＤ　４ビットに応じた１６とおりの
リリース用エンベロープデータを発生してＨＥババス送
出する。　５−７はゲートであり、ＳＱ倍信号応じてラ
ッチ５−２の出力、つまりマイコン１−４からのデータ
をＨＥババス上送出する。

次にＵＣＩＦ２−３の動作を説明する。

第１表に示すようなデータが第１図（ロ）に示すタイミ
ングでマイコン１−４より与えられたとし。

仮にアドレスが０５□６、データが８９１１１即ちチャ
ンネル５にＦ＃１の押鍵を指示したとすると、先ずＡＬ
Ｅ信号によりラッチ５−１にアドレスがラッチされ。

次いで需信号によりラッチ５−２にデータがラッチされ
ると同時に、ラッチ５−３にアドレスがラッチされる。

次いで所定のタイミングでセレクタ５−５がラッチ５−
３の出力をセレクトし、同時にゲート５−７が開き、Ｒ
ＡＭ５−４のｌ１ｌＥに書き込み信号が与えられる。こ
の書き込み信号によりＨＥババスはラッチ５−２にラッ
チされたデータ即ちマイコン１−４が書き込もうとした
データ即ち８９１６が与えられ、ＲＡＭ５−４のＡ入力
にはラッチ５−３の出力である０５１６が与えられるの
で、ＲＡＭ５−４のアドレス０５１ｓ番地に８９１．と
１　　　　　　いうデータが書き込まれる。このように
して第１表に示した各種データがＲＡＭ５−４に書き込
まれる。

第１表に示すとおり、ＲＡＭ５−４ニはＶＯＬニアラグ
、ＰＨフラグ等のフラグ類が書き込まれているが、これ
らのフラグ類はＨＥババス介して信号処理器５−６へ送
出し、ここで一旦ラッチした後使用している。

第６図はＣＤＲ２−４の詳細図である。６−１はマスタ
クロックを入力とした１０ビットの分周器である。

６−２は比較器付ＲＡＭ（以下ＣＤＲＡＭと称す。）で
あり、１ワード１３ビットで８ワードを有する。各ワー
ドのうち上位１０ビットには比較器が設けてあり、端子
Ｔより入力される分周器６−１による分周データとの比
較が行われ、１０ビットすべてが一致すると端子Ｃより
一致パルスが出力される。ＯＨ，υＥ、Ａ。

Ｄの機能は前述のＲＡＭ５−４と同じである。６−３は
デコーダであり、Ａ入力、ＥＮ入力とＤ出力の関係は第
８表に示すとおりである。６−４〜６−１１はＲＳラッ
チであり、Ｓ入力に正のパルスが加わるとＱ出力がＲ１
”に、Ｒ入力に正のパルスが加わるとＱ出力がＯ”にな
る、　ＲＳラッチ６−４はチャンネルＯ，ＲＳラッチ６
−５はチャンネル１、・・・・・・の一致パルスがＳに
与えられる。６−１２はセレクタであり、Ａ入力に与え
られた８信号からチャンネルコードＣＨＣ３ビットによ
りそのうちの１信号を選択してＤより出力する。６−１
３はラッチであり、ＳＱ倍信号従ってセレクタ６−１２
の出力をラッチする。６−１４はＡＮＤゲートである。

次に第６図に示すＣＤＲ２−４の動作について説明する
。分周器６−１がマスタクロックを分周して１０ビット
の分周出力をＣＤＲＡＭ６−２のＴ入力へ与える。

ＣＤＲＡＭ６−２の各ワードには任意の値が入っている
が、これらの値の上位１０ビットが分周器６−１の出力
値と一致するごとに一致パルスをＣ端子より出力する。

ＣＤＲＡＭ６−２のＡ入力にはＣＨＣ即ちチャンネルを
表す信号が入力しであるので、各ワードはそれぞれのチ
ャンネルに対応しているので、チャンネルごとに一致パ
ルスを発生する。この一致パルスはそれぞれをＲＳラッ
チ６−４〜６−１１へ入力されているので、一致パルス
が発生したチャンネルに対応するＲＳラッチのＱ出力が
ＩＩ　Ｉ　ＩＩにセットされる。ＲＳラッチ６−４〜６
−１１のＱ出力のうちの１つがチャンネルコードＣＨＣ
に応じてセレクタ６−１２により順次選択されラッチ６
−１３にラッチされる。ラッチ６−１３の出力はＡＮＤ
ゲート６−１４に与えられているので、現在セレクタ６
−１２が選択しているＲＳラッチのＱ出力が°′１”な
らば、　ＡＮＤゲート６−１４に加えられたＳＱ倍信号
よってデコーダ６−３のＤ出力の該当チャンネルが′°
１”になり上記のＲＳラッチのＱ出力は＠　Ｏｌｊにリ
セットされる。

第７図はメモリ２−５の詳細図である。第７図において
、７−１〜７−４はＲＡＭ　テあり、　ＯＥ、　ｌ１ｌ
Ｅ、　Ａ、　Ｄの各機能は前述のＲＡＭ５−４と同じで
ある。ここで、ＲＡＭ７−１１：はＷＡＲ，ＥＡＲＬ、
　ＡＺＩ、ΔＥｌ、　ＷＥＩ、　ＥＡＲ２゜ΔＺ２．Δ
Ｅ２の各レジスタが、ＲＡＭ７−２にはＷＢ２．　ＺＲ
Ｉ。

ＡＴＬ、　ＦＲ，ＡＷＡＲ，ＺＲ２，ΔＴ２ノ各レジス
タが、ＲＡＭ７−３にはＥＲＩ、　ＴＲ１，ＤＩＦＩ、
　ＤＩｉｌｌ、　ＦＲ２，ＴＲ２，ＳＴＷ。

ＴＡＢ’　、　ＨＡＤの各レジスタが、ＲＡＭ？−４に
はＮＯＤ’、すＲ２゜ＶＬＤ’の各レジスタがそれぞれ
を８チャンネル分格納されている。なお、ＮＯＤ’　、
　ＴＡＢ’　、　ＶＬＤ’は前述のＲＡＭ５−４ニおけ
るＮＯＤ、　ＴＡＢ、　ＶＬＤ（７）データを書き込ん
だものである。７−５は１ワード１０ビット１３ワード
のＲＯＭであり、第５表、第６表で示した演算シーケン
スにおけるノート係数ＣＮが記憶されている。

ここでＱは出力、Ａはアドレス入力、ＯＥは出力制御端
子であり、０Ｅ＝１でＱにＲＯＭの内容が出力され、０
Ｅ＝Ｏの時はＱ＝ハイ・インピーダンスである。ノート
係数ＣＮの値は第７表に示すとおりである。なお、ＲＯ
Ｍ７−５の１０ビットの出力はＨＤババス下位１０ビッ
トに接続されている。７−６は信号処理器であり、ＲＡ
Ｍ７−４に格納されたＮＯＤ’よりＮＤ（ノートデータ
）とＯＣＴ　（オクターブデータ）を読み出しこれらの
データ及びＰＥフラグに基づいてピッチデチューンデー
タＰＦＩＤを発生する回路、並びにレジスタＷＥ２のデ
ータを読み出してデコードするデコード回路が備えであ
る。

第８図はＦＡ２−６の詳細図である。第８図において、
８−１〜８−８はラッチであり、５ＥＱ２−２が発生す
るψ１．ψ３の信号で動作している。８−９は加算器で
あり、Ａ入力に与えられた値とＢ入力に与えられた値（
共に１６ビット）とキャリー人力Ｃｉに与えられイ た値の加算を行い、Ｃ及びＧｏより出力する。Ｃｏは演
算の結果生じるキャリー出力である。８−１０゜８−１
１はビット処理回路であり、ラッチ８−１．ラッチ８−
２による出力のビット操作を行う回路である。

８−１２は論理ゲートであり、ＳＱ倍信号応じてラッチ
８−６の出力を強制的に′１”またはＩｔ　Ｏ＃にする
。或いはそのまま出力するといった動作を行う。８−１
３はＲＡＭであり、そのサイズは１ワード９ビットで１
２ワードのものである。　Ａ、　Ｄ、　ｗＥ、　０Ｅ１
７）各機能は前述のＲＡＭ５−４と同じである。Ｄ出力
９ビットはＣバスの下位９ビットに接続されている。

ＲＡＭ８−１３は位相合わせ（後述）用の位相レジスタ
で、１２音のノートの個々の波形データ読み出し用アド
レス（ｖＡＲ）の位相管理を行う。

第９図（イ）はＭＰＬＹ２−７の詳細図である。第９図
において９−１〜９−９はラッチである。ここでラッチ
９−３にはＬバスのビット０〜ビット９が、ラッチ９−
５にはＬバスのビット９〜ビット１２が接続されている
。９−１０はエンコーダである。入出力の関係は第９表
に示すとおりである。　９−１１はシフタであり、工か
ら入力される１６ビットの信号をＣに入力された制御信
号に従ってシフトし０より出力する。

シフトの内容は第１０表に示すとおりである。９−１２
はビット処理回路でありＳＱ倍信号応じてラッチ９−３
が出力する信号のビット処理を行う。９−１３ハデコー
ダであり人力Ａと出力りとし関係は第１１表に示すとお
りである。９−１４はセレクタであり、Ｃに入力されて
いるＳＱ倍信号応じてＣ＝１ならばＡ、Ｃ＝ＯならばＢ
に入力されている１６本の信号を選択してＹより出力す
る。なお、六入力の下位１１ビットはＧＮＤ　（接地電
位）に接続されている（即ち０”が与えられている）。

９−１５はシフタで工から入力される１４ビットの信号
をＣに入力された制御信号に従ってシフトしＯより出力
する。シフトの内容は第１２表に示すとおりである。９
−１６は乗算器であり、Ａ入力がこの補数表示による１
２ビット、Ｂ入力が絶対値の１０ビットで出力が２の補
数表示による１４ビットである。通常１２ビット×１０
ビットの演算を行うと２２ビットの結果が得られるが、
無論乗算器９−１６の出力１４ビットは２２ビットのう
ちの上位１４ビットである。故に、乗算器９−１６にお
ける入出力の関係は、次式のとおりになる。

ｃ＝　　Ａム」Ｌ なお、ＭＰＬＹ２−７における乗算器９−１６は、回路
をより簡略化するために以下の手法を用いている。

通常乗算器を構成する際に、２の補数値１２ビット×絶
対値１０ビットの乗算器は１１６個の加算器セルにより
２２ビットの正確な演算結果が得られる。

しかし１本システムにおいては本来得られる２２ビット
のうちの上位１４ビットのみを使用する。即ち下位８ビ
ットの出力は使用しないので本実施例では加算器セル省
略による演算誤差が上位１４ビットのＬＳＢに影響しな
い下位７ビット演算用の加算器セルを全部省略している
。そこで、本乗算器９−１６では、下位ビット演算用の
加算器セル２８セルを省略し第９図（ロ）に示すような
構成になっている。

第９図（ロ）において、破線内は同様のセルを略記した
。また、各ブロックはすべて全加算器であり、入力がＡ
　、　Ｂ　、　Ｃｉ（キャリー人力）、出力が和Ｓ及び
キャリーＣＯである。

第１０図はＩｌｏ　２−１０の詳細図である。第１０図
において１０−１〜１０−８はラッチである。ここで、
ラッチ１０−３はセット付のラッチでラッチあ入力はＤ
バスのビット７〜ビット９に接続されている。　１０−
９はシフタセレクタで、Ｃ入力によりＡ入力とＢ入力の
切換及びＡ入力の１ビットシフトを行う。

１０−１０はビット処理回路であり、ＳＱ倍信号応じて
下位３ビットを強制的に１”或いは′０”にする回路で
ある。　１０−１１はデコーダであり、入カニと出力り
の関係は第１３表に示すとおりである。デコーダ１０−
１１のＡ入力にはラッチ１０−７の出力のビット１２〜
ビット１５が与えられている。１０−１２はセレクタで
あり、Ｃ入力に応じてＡ又はＢに与えられている信号の
いずれかを選択してＹより出力する。

１０−１３はシフタであり、制御端子Ｃの入力に応じて
工からの入力をシフトして０より出力する。

１０−１４はノイズ回路であり、ノイズフラグＮＡに応
じて入力データにノイズを混入する。

第１１図（イ）はＭＳＶ２−１１の詳細図である６円で
囲った部分がスイッチであり、具体的には第１１図（ロ
）に示すようにＮｃｈのＭＯＳＦＥＴで構成されており
、ＳＱ倍信号１”になるとＭＯＳＦＥＴがオンして縦方
向のラインと横方向のラインが導通しデータが転送され
る。このＭＳＶ２−１１においては高速化のためにデー
タの転送の直前にすべてのパスラインに各タイムスロッ
ト毎にψ１信号によりプリチャージを行った後データの
転送を行なっている。これはスイッチがＮｃｈ　ＭＯＳ
ＦＥＴで構成されているので、転送されたデータの１”
のレベルがＭＯＳＦＥＴのしきい値電圧分だけ降下する
のを防ぐためである。第１１図（ハ）〜第１１図（す）
はＭＳＶ　２−１１にて使用されているスイッチパター
ンの例であり、円で囲った交点の箇所がスイッチを介し
て接続されている。この例では便宜上洛バスが８ビット
のものについて説明する。第１１図（ハ）は、スイッチ
によってｂｎとａｎ（ｎ＝ｏ〜７）とを接続したもので
ある。第１１図（ニ）はｂＯ〜ｂ３の４本の値と０”を
スイッチによって縦方向のバスに書き込むようにしたも
のである。

第１１図（ホ）はｂＯ〜ｂ３をａＯ〜ａ３へ、ｃ４〜ｃ
７をａ４〜ａ７へ書き込むようにしたものであり、これ
により。

２組のバスに別々に表れているデータを混合して他のバ
スに転送することができるようにしたものである。第１
１図（へ）はビット位置を変換してバスからバスへ転送
するようにし′たもので、このようにスイッチを配する
ことにより横方向のバスのデータの上下各４ビットを位
置を変更して縦方向のバスに転送する。第１１図（ト）
〜第１１図（ワ）は定数をバスに設定するための回路例
であり、第１１図（ト）はバスにオール゛０”を設定す
る回路、第１１図（チ）はバスに１０１０１０１０即ち
ＡＡｌｌｌを設定する回路である。これは、スイッチの
ない部分であるａ７．　ａ５゜ａ３．　ａｌはこのスイ
ッチが開く直前にプリチャージによって′１″が書き込
まれたものがそのまま保持されることによる。第１１図
（す）はフラグＴＯによって定数の値を変えるようにし
たもので、ＴＯ＝０ならば００１Ｇがバスに書き込まれ
、ＴＯ＝１ならばＥＢ、。

がバスに書き込まれる。第１１図（ハ）〜第１１図（す
）に示すスイッチをＭＳＶ２−１１に用途に応じて配し
て選択的に開閉することにより、任意のバスから他の任
意のバスへのデータ転送が必要なビット処理を含めて可
能となる。例えば、ＨＡババスらＡバスへ、　ＨＢババ
スらＢバスへ、ＣバスからＨＣバスへ同時にデータを転
送したい時には５ｔｉｌｌ、　３ｗ７．５Ｖ１３を同時
にオンすればよい、また、ＣバスのデータをＬバスとＤ
バスに転送したい時には５１２ｇ、　５Ｗ２９゜５１１
３０をオンすれば、Ｃバス→ＨＬバス→Ｌバス及びＤバ
スの経路でデータが転送される。

なお、ＭＳ１１２−１１において、データの転送は第１
１図（ヌ）に示すタイミングで行われている。即ち、φ
１＝１の区間で縦方向、横方向のパスラインのプリチャ
ージを行い、ψ１の立ち下りよりψ３の立ち下りまでの
区間でデータの転送を行い、ψ３の立ち下りでラッチす
る。ここで、ψ３の立ち下りからψ１の立ち上りまでの
区間はラッチ動作を安定に行うための余裕である。

次にデータバンク１−６について説明する。データバン
ク１−６には４種類のデータが格納されている。それは
、（１）ヘッダアドレスデータ、（２）ヘッダデータ、
（３）波形データ、（４）エンベロープデータである。

ここで、ヘッダアドレスデータはヘッダデータがどのア
ドレスに格納しであるかを示す８ビットのデータであり
、ヘッダデータは波形データ、エンベロープデータの格
納°しであるアドレス及びそれらの属性を表わした８バ
イトのデータである０次に上記４種類のデータを更に詳
しく説明する。

（１）　　ヘッダアドレスデータ（ＨＡＤ）このデータ
は各タブレット、各オクターブ、各３鍵ごとに割り当て
られたノートデータをアドレスとしてヘッダデータのア
ドレスを示すデータである。ヘッダアドレスデータの格
納場所は第１４表に示すとおりであり、ビット９〜ビッ
ト５にタブレットデータＴＡＢ、ビット４〜ビット２に
オクターブデータＯＣＴ、ビット１〜ビット０にノート
データＮＤの上位２ビット、残りのビットにはすべて１
１”が入っている。ここでＴＡＢ、ＯＣＴ、　ＮＤで構
成される１０ビットをｗＴＤと呼び、その各々は第１表
に示したものであることは言うまでもない。ヘッダアド
レスデータによるヘッダデータのアドレスは第１５表の
ように示され、ビット１０〜ビット３にヘッダアドレス
データが入り、上位ビットはすべて１”である、また、
下位３ビットには０００〜１１１のデータを入れる。

（２）へラダデータ（ＨＤ） ヘッダデータは第１５表に示されるアドレスに格納され
ている１ワード８ビットで８ワードのデータであり、８
ワードの各内容は第１６表に示すとおりである。第１６
表において、Ｃ０ＮＴはコントロールデータであり、こ
のヘッダデータにて示される波形データ、エンベロープ
データの属性を表す。Ｅｌ’は２種類あるエンベロープ
データのうちの一方である。他方のエンベロープデータ
Ｅ２’のスタートアドレスはＳＴＥ＋ΔＳＴＥで与えら
れる。１１．す２は２種類ある波形データであり、１１
のスタートアドレスはＳＴｖ＋ΔＳＴＶで与えられる。

なおＣ０ＮＴは第１７表に示すとおりの構成になってお
り、その意味するところは次のとおりである。

Ｐｌｏ：このヘッダデータによる楽音がピアノ型エンベ
ロープを有するかオルガン型エンベロープを有するかを
示すフラグであり。

Ｐｌｏ　＝　１ならばピアノ型であることを意味する。

ＯＲＧ　：当該の楽音データが本来どの音域に属してい
たかを示す３ビットの情報であり、ＯＲＧと音域の対応
は第１８表に示すとおりである。故に波形データが実際
に一周期分として有するサンプル数がいくつであるかを
示す情報でもある。

ｗｇ　：波形データが１２ビット精度であるか８ビット
精度であるかを示す。ｖ８＝１ならば８ビット精度であ
る。ｖ８＝１の時には波形データの下位に４ビットの′
０″が追加され、波形の振幅レベルは保たれるようにな
っている。

ＰＣＭ　：　ＰＣＭ＝　１で波形データｗ１の立ち上り
部がＰＣＭであることを示す。

ＮＡ：ノイズ信号を楽音信号に重畳する場合に使用する
２ピツトの信号である。

（３）波形データ（ｖｔ、　ｗ２） 前述のように、楽音発生部１−５においては波形データ
として１２ビットのものと８ビットのものと２種類を使
いわけている。ここで市販されているＲＯＭについて考
えるとそのほとんどが１ワード８ビット或いはそれ以下
のものであり、１ワード１２ビットのものは希である。

そこで本発明においては次のように波形をＲＯＭに格納
している。即ち＝８ビットの場合には、ＳＴＶ及びΔＳ
Ｔｖによって定まるアドレスより順次１ワードずつ格納
しているが、１ワード１２ビットの波形データの場合は
第１２図に示すとおり、上位８ビットはＳＴｗ＋ΔＳＴ
Ｖによって示されるアドレスから順次格納しているが。

下位４ビットはＳＴＶ＋ΔＳＴｖの値を１ビット右シフ
トしてＭＳＢに１を入れたアドレスより下位４ビット上
位４ビットに２ワ一ド分ずつ順次格納しである１例えば
、仮にアドレス０４４４１Ｇにある波形データの上位８
ビットの下位４ビットの場所は、アドレス１２２２１．
の上位４ビットということになり、アドレス０４４５．
、についてはアドレス１２２２１．＋の下位４ビットと
いうことになる。

（４）　　エンベロープデータ（Ｅｌ’　、　Ｅ２’）
エンベロープデータは１６ビットで１ワードを構成し、
そのデータフォーマットは第１９表に示すとおりである
。４丁はエンベロープデータスの更新間隔を決めるデー
タである。Ｓはエンベロープの傾き（増加または減少）
を示すフラグである。Ｚはエンベロープの傾きの大小を
示すフラグであり、ＤＡＴＡはその大きさである。第１
９表に示すデータが第１６表に示すＳＴＥ、ΔＳＴＥに
よって定められたアドレスに従ってデータバンクに格納
されている。

以上のようにデータバンクが構成されているので、とな
り合った３鍵ごとに音色の変化を与えることができる一
方、逆に同一オクターブ内にては同じヘッダアドレスデ
ータを有するようにすれば波形データ、エンベロープデ
ータ、ヘッダデータを増すことなく同じ音色の楽音が得
られる。また。

各ヘッダデータにおいて任意の波形データ、エンベロー
プデータが指定できるので、少ない波形データ及びエン
ベロープデータであってもその組み合わせ方で様々な楽
音を発生することも可能である。

次に楽音発生部１−５における押鍵時のイニシャル処理
、ノートクロックの発生方法、エンベロープ発生方法波
形の発生方法について述べる。

（１）　　イニシャル処理 イニシャル処理においては、押鍵により楽音が発生され
る際の各種レジスタの初期設定が行われる。押鍵により
、演算シーケンスはイニシャルモードのロングシーケン
スより開始されるので、加算部において、タイムスロッ
ト１３でＰＤＲが初期設定される。この演算を更に詳し
く述べると、第５図ＲＡＭ５−４よりＰＤＤが読み出さ
れてＨＥババスデータが乗る。同時に第７図信号処理器
７−６よりＨＤババス対してＰＯＤが与えられ、第１１
図（イ）において５１１２１と５ｖ１７がオンしてＰＤ
ＤがＡバス、ＰＥＤがＢバスに乗る。このデータが第８
図に示すところのＦＡ２−６にて加算されてＣバスに演
算結果が乗る。この演算結果が５１１２３を介してＨＥ
ババス乗り、ＲＡＭ５−４にあるレジスタＰＤＨに格納
される。なお、この演算において、ＰＤＤ、　ＰＥＤを
ＦＡ２−６への転送は実際にＰＤＤ　＋　ｐＨ！Ｄの演
算が行われるタイムスロットの１タイムスロツト前に、
また演算結果のＰＤＲへの格納はＰＤＤ　＋　ＰＥＤ演
算が行われる１タイムスロツト後に行われる。以下加算
演算についてはすべて同様である。次いで、タイムスロ
ット（１５）〜（１８）にてＴＲＩ、　ＴＲ２，ＺＲＩ
、　ＺＲ２ニ”Ｏ”が書き込＊レル、　＝の動作は、Ｔ
ＲＩに６０″を書き込む場合について述べると、タイム
スロット（１５）にて第１１図（イ）のＭＳＷ２−ＩＨ
ニーおイテ５ｗ３３及び５Ｗ１３がオンする。　５Ｖ３
３は第１１図（ト）のような構成になっており、Ｃバス
に１１０”が与えられる。同時に５Ｗ１３がオンしてい
るので、ＣバスのデータがＩＣバスに与えられ、第７図
に示すＲＡＭ７−３におけるレジスタＴＲＩにｔＷＯ”
が書き込まれる。

一方データバンク読み出し部においては、次のような動
作をする。以下第１０図を中心に説明する。

ＴＡＢ、　ＮＤ、　ＯＣＴで構成されたＶＲＤによって
ヘッダアドレスデータＨＡＤが読み出される。なお、こ
のイニシャル処理を行うイニシャルモードにおいては、
ラッチ１０−３はＳＱ倍信号より１１１にセットされて
いる。このデータはＩｌｏ　２−１０におけるシ・フタ
１０−１３によって第１５表に示されるフォーマットに
データが変換されＤバス５Ｗ１５．　ＩＣバスを介して
ＲＡＭ７−３のレジスタＨＡＤに格納される。この動作
と同時に、データバンクより読み出されたヘッダアドレ
スデータＨＡＤは、ラッチ１０−８、ラッチ１０−６で
次々とラッチされ、シフタセレクタ１０−９にて第１５
表に示すとおりのフォーマットにデータが変換されてラ
ッチ１０−４にラッチされる。ラッチ１０−４の出力に
対し、先ずビット処理回路１０−１０で下位３ビットに
対して０００が与えられてコントロールデータＣ０ＮＴ
がデータバンク１−６より読み出されラッチ１０−８を
介してラッチ１０−７の上位８ビットにラッチされる。

コントロールデータＣ０ＮＴはセレクタ１０−１２、シ
フタ１０−１３．ノイズ回路１０−１４、ラッチ１０−
２を介し、ＤバスよりＲＡＭ５−４のレジスタＣ０ＮＴ
に格納される。一方、ラッチ１０−７の上位４ビットは
デコーダ１０−１１に接続されているので第１４表に示
す真理値表に従って１６ビットのデータが得られる。但
し、この時にデコーダ１０−１１のＣ入力は１”となっ
ている。

セレクタ１０−１２がこのデコーダ出力をセレクトし、
シフタ１０−１３が６ビット右シフトして出力する。

ここで、このシフタ１０−１３の出力について考えると
、ラッチ１０−７よりデコーダ１０−負へ入力されてい
るデータはＰｌｏ及びＯＲＧ　３ビットである。今デコ
ーダ１０−１１のＣ入力は１”であるので、デコーダ１
０−１１の出力はＯＲ０３ビットのみによって定まる。

故にデコーダ１０−１１の出力をシフタ１０−１３で６
ビット右シフトした値は第１８表に示した値となる。こ
の値がノイズ回路１０−１４．ラッチ１０−２を介して
Ｄバスに与えられ、ＭＳ１１２−１１において５ｖ１５
を介してＲＡＭ７−３のレジスタＤＩＦＩに格納される
。

次にラッチ１０−４の出力に対し、ビット処理回路１０
−１０が下位３ビットに対し、００１、次いで０１０を
与え、ヘッダデータのＳＴＥの上位、下位の各８ビット
を読み出す。このＳＴＨの値がセレクタ１０−１２、シ
フタ１０−１３、ノイズ回路１０−１４、ラッチ１０−
２を介してＤバスに与えられ、ＭＳ＋１２−１１におい
て８ｗ５を介してＲＡＭ？−１のレジスタＥＡＲＩへ格
納される。

次にショートシーケンスに入る。ショートシーケンスは
２回実行される。タイムスロット（１）でＰＤＲとＪＤ
が加算されるが、ここでＪＤは定数でありＭＳＶ２−１
１において５ｖ３２をオンすることにより得られる。　
５ｖ３２は第１１図（チ）に示すような構成になってお
り、ＪＤ　＝　４５Ｂｉ。どなっている。この加算結果
に対してノート係数ＣＮを掛は合わせてＦＲを得る。

この一連の日算を詳しく述べると、ＰＤＲ＋　ＪＤがタ
イムスロット（１）で演算され、その結果が前述のとお
りタイムスロット（２）にてＣバスに与えられる。ココ
でＭＳＷ２−１１におイテ５ｖ２８．Ｓ！＋１２９がオ
ンジ、Ｃバス→ＨＬバス→Ｌバスの順でデータが転送さ
れ、第９図（イ）におけるＭＰＬＹ２−７のラッチ９−
１にラッチされる０次のタイムスロット（３）において
、第７図のＲＯＭ７−５よりノートデータＮＤに応じた
ＣＮの値が読み出され、　ＨＤババス与えられる。この
値がＭＳｗ２−１１における５Ｖ１９を介してＬバスに
与えられ、ＭＰＬＹ２−７のラッチ９−３にラッチされ
る。ラッチ９−１の出力はシフタ９−１・１を介してラ
ッチ９−２へ、ラッチ９−３の出力はビット処理回路を
介してラッチ９−４へ送られラッチされる。故にラッチ
９−２にはＰＤＲ＋　ＪＤの値が、ラッチ９−４には、
ＣＮの値がラッチされている０次いで乗算器９−１６が
（ＰＤＲ＋　ＪＤ）とＣＮの積を算出し、シフタ９−１
５を介してラッチ９−８へ送出されラッチされる。なお
これらの一連の動作において、シフタ９−１１、ビット
処理回路９−１２、シフタ９−１５はデータをスルーさ
せるように動作する。

即ちエンコーダ９−１０のＣ入力には１′″が与えられ
ている。ラッチ９−８の値がＬバスよりＭＳ１１２−１
１のＳｖ９を介してＲＡＭ７−２のレジスタＦＲに格納
される。故に、タイムスロット（２）において、ＯＲＧ
＋Ｏ（：Ｔ＋　１が演算される。この演算において、＋
１の動作は第８図のＦＡ２−６における論理ゲート８−
１２によって行われる。即ち該当のタイムスロットで論
理ゲート８−１２が強制的に１”を出力すればラッチ８
−５が１”をラッチし、加算器のＣｉ大入力ｕ　１７７
を与えるものである。この演算の意味するところは次の
とおりである。即ち：　　ＯＲＧは波形データが本来ど
の音域に属するかを示す値（これを仮にＮとする）をオ
クターブデータＯＣＴの逆論理をとった形で示すもので
ある。ＯＣＴとＯＲＧと、波形サンプル数の関係を第１
８表と第２２表に示す。故にＯＲＧ＋１は−Ｎを表わす
ことになる。つまり、 ＯＲＧ　＋　ＯＣＴ　＋　　１　　＝　ＯＣＴ　−Ｎと
いうことであり、これは、現在発生しようとしている楽
音信号の音域と実際に使用しようとしている波形データ
の本来の音域との差、即ちオクターブシフトの量を示す
値である。つまり、原波形を何オクターブ高い音域の音
として読み出すかを示す、この値は一旦ＲＡＭ？−４の
レジスタｌ１ｌＥ２に格納され、次いで、信号処理器７
−６でデコードされてＲＡＭ７−２（７）　Ｌ／ジスタ
ＡｗＡＲニ格納される。ＯＲＧ　＋　ＯＣＴ＋１の値に
対するΔＷＡＲの値は第２０表に示すとおりである。

以下、タイムスロット（４）でＥＡＲ２，同（６）、　
（８）。

（９）、　（１０）テ１ｌＲ１，ＥＲＩ、　ＷＢ２．　
ＷＥＩ、　ＷＲ２（７）各レジスタの初期設定を行って
いる。

一方データバンク読み出し部においては、前述のロング
シーケンスでＲＡＭ７−３に格納したヘッダアドレスデ
ータＨＡＤを読み出し、Ｄバス→ラッチ１０−１→シフ
タセレクタ１０−９を介してラッチ１０−４にラッチし
、ビット処理回路１０−１０で下位３ビットに００１を
入力してデータバンクよりヘッダデータのΔＳＴＥを読
み出す。この・値はラッチ１０−７→セレクタ１０−１
２→シフタ１０−１３→ノイズ向路１０−１４→うッチ
１０−２を介してＤバスへ与えられ、ＭＳ＋１２−１１
において５ｖ２６．５１１３０を介してＡバスへ入力さ
れてＦＡ２−６にてＥＡＲＩと加算される０次いでＲＡ
Ｍ？−１のレジスタＥＡＲＩに格納しであるＳＴ直エン
ベロープデータＥｌ’のスタートアドレス）が読み出さ
れ、Ｄバス→ラッチ１０−１→シフタセレクタ１０−９
を介してラッチ１０−４にラッチされる。ラッチ１０−
４の出力はビット処理回路１０−１０によってＬＳＢに
”０”次いでｎ　１　ｍが入力されて、第１９表に示さ
れているとおりの２バイトのエンベロープデータを読み
出す。この値１６ビットがラッチ１０−７にラッチされ
る。ラッチ１ｏ−７の出力に従って、初回のショートシ
ーケンスでΔＴｌ。

ΔＩＩＥＩ、Δｚ１．２回目のショートシーケンスでΔ
Ｔ２゜ΔＥ２．ΔＺ２．の値を発生する。先ず、デコー
ダ１０−１１にはラッチ１０−７の上位４ビットが入力
されているが、ラッチ１０−７の上位４ビットには第１
９表に示すところの６丁の値が入っている。故にデコー
ダ１０−１１はΔＴを第１３表に従ってデコードし、セ
レクタ１０−１２へ出力する。セレクタ１０−１２にお
いては、この時Ｃ＝１となってＢ入力を選択しシフタ１
０−１３へ出力する。このセレクタ１０−１２出力はシ
フタ１０−１３、ノイズ回路１０−１４においては何ら
ビット操作が行われることなくラッチ１０−２を介して
Ｄバスニ与えられ、ＭＳＶ２−１１４ｍおいて５ＩＩＩ
Ｏ，ＨＢババス介してＲＡＭ７−２のレジスタΔＴ１に
格納される。

ΔＥｌ、ΔＺｌ、ΔＥ２．Δｚ２は、第１９表に示され
るところのＺ、Ｓ、ＤＡＴＡに応じてシフタ１０−１３
にてビット操作が行われて各レジスタへ格納される。ど
のようなビット操作が行われるかについては第１３図に
示すとおりである。第１９表におけるＺの値に応じて、
データフォーマットが異なる事を示している。　。

次に、データバンク１−６よりΔＳＴＥを読み出す時と
同様にＲＡＭ７−３よりレジスタＨＡＤの値を読み出し
てラッチ１０−４にラッチし、ビット処理回路１０−１
０にてヘッダアドレスデータＨＡＤの下位３ビットに対
し初回のイニシャルモードでは１００２次いで１０１゜
２回目のイニシャルモードでは１１０９次いで１１１を
与えることによりデータバンク１−６よりＳＴＷ　。

Δ５ＴＩＩを読み出し、ＳＴ％ｌＲＡＭ７−３１７）　
Ｌ／ジスタ５Ｔ１１　。

ΔＳＴＶをＲＡＭ７−１のレジスタＷＡＲに格納する。

以上により、すべてのレジスタの初期設定が完了する。

（２）　　ノートクロックの発生方法 先ず楽音発生部１−５で用いているノートクロック発生
法の原理は第３図に示すものと同様である６第３図と対
比させながら、第１図に示す楽音発生部１−５における
ノートクロックの発生の演算シーケンスの詳細について
説明する。

鍵盤１−１にて鍵が押圧され、マイコン１−４が楽音発
生部１−５に対して楽音の発生を指示すると、前述のよ
うに演算シーケンスがイニシャルモードロングシーケン
スより開始する。先ずタイムスロット（１３）で、 ＰＤＤ　＋　ＰＥＤ→ＰＤＲ・・・・・・（２−１）次
いで、ショートシーケンスに入りタイムスロット（１）
・・・（６）で ＰＤＲ＋　　ＪＤ　→　Ｌ、Ｂ、　　　　　　　　　　
　・・・・・・（２−２）・Ｃ，Ｂ、ＸＣＮ　　４　　
ＦＲ・・・・・・（２−３）の演算が行われる１次いで
ノーマルモードになり、ショートシーケンスのタイムス
ロット（９）でＦＲ＋　ＣＤＲ−）　ＦＲ−−−°−“
（２−４）ロングシーケンスのタイムスロット（１４）
〜（１８）でＰＤＲ＋　ＪＤ→Ｌ、Ｂ、　　　　　　　
　　・・・・・・（２−５）Ｃ；Ｂ、　Ｘ　ＣＮ　４　
ＦＲ・・・・・・（２−６）ＰＤＤ　＋　ＰＥＤ　４　
ＰＤＲ・・・・・・（２−７）の演算が行われる。ここ
で、ＰＤＤは第１表に示したＰＤＤ即ちピッチデチュー
ンデータであり、ＰＥＤは前述のピッチエクステントデ
ータである。　ＪＤは定数であり１１１５．。（１６進
数では４５Ｂ）という値がセットしである。ノート係数
ＯＮはアサインされた音名により定まる値であり、音名
とＣＮめ関係は第７表に示しである。第５表、第６表の
説明にて述べたとおり、演算（２−２）、　（２−３）
及び演算（２−５）、　（２−６）は下式のとおりに表
せる。

（ＰＤＲ＋　ＪＤ）　Ｘ　ＣＮ　４　ＦＲ・・・・・・
（２−８）ここで、ＰＤＲはＰＤＤ　＋　ＰＥＤである
ので演算（２−８）は、（ＰＤＤ　＋　ＰＯＤ　＋　Ｊ
Ｄ）　Ｘ　ＣＮ　４　ＦＲ・・・・・・（２−９）とな
る、このＦＲの値を演算（２−４）で示すようにＣＤＨ
に累算する。前述のようにこの累算はノートクロックが
発生するごとに一回行われる。故にＣＤＨの初期値をＮ
とすると、ＣＤＨの値はＮ、　Ｎ＋ＦＲ。

Ｎ＋２ＸＦＲ，・・・・・・と変化する。このＣＤＨの
上位１０ビットの値とマスタクロックを順次分周して得
た１０ビットの分周信号とを比較し、一致パルスを発生
するようにしているので、実際には、Σ　　盈土胆　　
−凡辻」」幻１．・・・・・・トノ比較８’８’　　　
　８ を行うことになり、　ＣＤＨの上位１０ビットが第３Ｒ 図のフリップフロップ３−３に相当し、Ｔが第３図の定
数回路３−５の値Ｍに相当する。故に上記（２−１）〜
（２−７）の演算を行えば一定周期のノートクロックが
得られ、その周波数は （マスタクロック周波数）÷■となる。

また、第３図ＲＳラッチ３−６の出力がＣＬＲＱに相当
する。

このように、１０ビットの比較器、８ＭＨｚのマスタク
ロックを用いていながら、１３ビット相当の分解能を有
することができる。

（３）波形発生方法 第１図楽音発生部１−５に示すところの波形発生方法は
大別して次の５ステツプに分けられる。即ち： ■　アドレス発生 データバンク１−６より波形データを読み出す際のアド
レスを発生させる。

■　波形読み出し 上記のアドレスで指定された波形データをデータバンク
１−６より読み出し、コントロールデータＣ０ＮＴに応
じたピッ゛ト処理を行う。

■　エンベロープ乗算 ■　２波混合 ■　ＣＮ乗算 以下各ステップを詳しく説明する。

■　アドレス発生 押鍵によるイニシャル設定にてヘッダーデータのＳＴｗ
（ｗ２のスタートアドレス）、Δｓ’ｒｖ（ｖｉのワー
ド数）、ＤＩＦＩ（１波形に含まれるサンプル数）がレ
ジスタ５Ｔｔｌ、　ＷＡＲ，ＤＩＦＩに格納され、また
演算によってレジスタΔｗＡＲが定まる。これらのデー
タに基づきノーマルモードにてアドレス発生を行うわけ
であるが、以下の処理において波形データにＰＣＭ部が
ある場合（ＰＣＭ＝　１　）とない場合（ＰＣＭ＝Ｏ）
でアドレス発生が異なるのでＰＣＭ部がある場合とＰＣ
Ｍがない場合に分けて説明する。

匹」１だ欠止４企 第６表に示すとおり、タイムスロット（２）にて、ＳＴ
Ｖと％ｌＡＲの和を求め、この和でもってデータバンク
１−６から波形１の読み出しを行い、タイムスロット（
４）にて上記の和に更にＤＩＦＩを加えたもの即ちＳＴ
＋１＋ＶＡＲ＋ＤＩＦ１（７）値でデータバンク１−６
から波形２の読み出しを行っている。ここで、ＳＴＶは
波形２の先頭アドレスであり、レジスタＩＩＡＲには初
期値としてΔＳＴｖ即ち波形１に含まれるワード数の負
数が入っており、タイムスロット（７）にてΔＷＡＲを
累算していく、故にＳＴＶ　＋　ＭＡＲの値は、波形１
の先頭アドレスより順次ΔＷＡＲの値ごとに増加する値
となる。また、５Ｔ−ＩＡＲ＋ＤＩＦ１の値はこの値に
ＤＩＦＩを加えたものであるので、波形２の先頭アドレ
スよりΔＩＩＡＲおきに増加する値となる。

ここで、ΔＷＡＲは、波形の読みとばしを表わす値であ
るので１以上のようにして波形１及び波形２に対するア
ドレスを発生することができる。

また、本発音発生部１−５においては、ＰＣに部が無し
で、且つソロフラグ５ＱＬ＝Ｏで且つオクターブシフト
が行われない場合に位相合わせを行う６位相合わせの方
法は、演算シーケンスがイニシャルモードからノーマル
モーｉに転じた時の初回のりイムスロット（７）に演算
結果としてＲＡＭ８−１３における同音名をアドレスと
するデータ９ビットをレジスタｗＡＲに格納する。ＲＡ
Ｍ８−１３の出力は９ビットであるが、Ｃバスはプリチ
ャージされているので全１６ビットの前述の９ビットよ
り上位７ビットにはパ１”が入る。２回目以降のタイム
スロット（７）の演算結果は、第６表に示すとおりレジ
スターＩＡＲに格納されるとともにＲＡＭ８−１３にお
ける同音名をアドレスとするレジスタ（位相レジスタ）
に更新される。このようにすることにより、他のチャン
ネルで同音名の楽音を既に発生している場合であっても
、そのチャンネルにおけるレジスターＩＩＡＲの値がＲ
ＡＭ８−１３を介してこれから楽音を発生しようとして
いるチャンネルのレジスターＩＡＲに与えられるために
これら２チャンネル間での位相を合わせることが可能と
なる。

ここで、タイムスロット（７）の演算ｗＡＲ＋ΔＷＡＲ
づ について述べる。

ＷＡＲ＋ΔＷＡＲ≧０となると音域とは無関係に演算結
果としてＣバスには−５１２１゜（ＦＦＯＯｌｍ）が与
えられる。オクターブシフトが無い場合はΔＶＡＲ＝１
であるので、レジスタＩＩＡＲの値は５１２を周期とし
てくり返すことになる。

以上により同じノートを発生する複数チャンネルの各々
のレジスタＭＡＲは常に同一となるので。

異なる複数チャンネルの発生する同じノートの波形の位
相が完全に一致することとなり、位相合わせが実現され
る。

次にタイムスロット（２）における演算ＳＴＶ　＋　Ｗ
ＡＲを更に詳しく説明する。

ＲＡＭ？−３のレジスタＳＴｗよりデータが読み出され
、ＭＳ１１２−１１ｇ示すところ＋７）ＨＣバス、５Ｖ
ＩＩ、Ａバスを介しクロックφ３によりＦＡ２−６のラ
ッチ８−１にラッチされる。同時にＲ，ＡＭ７−１のレ
ジスタ％ｌＡＲの値がＨＡババスＳＶ２、Ｂバスを介し
クロックφ３によりＦＡ２−６のラッチ８−２にラッチ
される。ラッチ８−１の出力は、ビット処理回路８−１
０では何らのビット処理を受けずにクロックψ１によっ
てラッチ８−３にラッチされる。一方、ラッチ８−２の
出力は、ビット処理回路８−１１においてＯＲＧを入力
として第２１表に示すとおりのビット処理が行われた後
クロックφ１でラッチ８−４にラッチされる。加算器８
−９がラッチ８−３、ラッチ８−４の出力を加算し、ラ
ッチ８−７、ラッチ８−８を介してＣバスへ与えられる
。ビット処理回路８−１１において上記のようなビット
処理を行うことにより、レジスタｖＡＲが５１２を周期
として変化しているにもかかわらず、各オクターブに応
じた周期で変化していくことになる０例えば、０ＲＧ＝
　５　、０ＣＴ＝　２の場合はオクターブシフトはなく
イニシャル処理の項で述べたとおり八ＶＡＲ＝１である
。また第２１表より、レジスタ％ｌＡＲのビット７．８
が常に１になるので、タイムスロット（２）の演算結果
は仮にＳＴｖ’　＝　Ｏとすると−１０，−９，・・・
−１，−１２８，−１２７，・・・−１，−１２８・・
・ となって１２８の周期でくり返すことになる。また。

０ＲＧ＝４．０ＣＴ＝５の場合は２オクターブシフトと
なりΔＷＡＲ＝４となる。また第２１表によりレジスタ
ＷＡＲのビット６．７．８が常に１になるので同様に −４０，・−・　−８，−４，−６４，−６０，−５６
・・・−４，−６４，・・・ となって１６の周期でくり返すことになる。

０ＣＴ＝２の時くり返し周期が１２８であり、０ＣＴ＝
５の時くり返し周期が１６であることは、第２２表によ
り所望の波形ポイントが得られていることを示している
。

また０ＲＧ＝　４　、０ＣＴ＝　５７７）際、レジスタ
ＷＡＲが４ずつ歩進していることは、第１８表に示され
る通り波形サンプル数６４のデータを４サンプルに１点
ずつ得ることにより本来の波形データのオクターブを２
オクターブ上げることができることを示している。

匹見良ｊ遣」ｌｌｌ ＰＣＭ部がある場合のアドレス発生はＰＣＭ部がない場
合と比較してタイムスロット（２）における演算が異な
り、他は同様である。

タイムスロット（２）においてはＳＴＲ＋　ＷＡＲの演
算が行われる。即ち： ＲＡＭ７−３のレジスタＳＴＶよりデータが読み出され
、ＨＣバス、５ＶＩＩ、Ａバスを介してクロックψ３に
よりＦＡ２−６のラッチ８−１にラッチ°される。同時
に、ＲＡＭ７−１（７）　Ｌ／ジスタＷＡＲの値がＨＡ
ババス５１１２、Ｂバスを介してＦＡ２−６のラッチ８
−２にラッチされる。ここで、ラッチ８−１の出力はビ
ット処理回路８−１０、ラッチ８−２の出力はビット処
理回路８−１１に入力されるが双方の出力ともビット処
理を行われることなくラッチ８−３、ラッチ８−４へ送
られ、加算器８−９にて加算される。

ここで、レジスタＷＡＲの値について考えると、ＰＣＭ
部がない場合にはレジスタＭＡＲには初期値として波形
−周期に含まれるサンプル数の負数が書き込まれるが、
ＰＣＭ部がある場合には、レジスタＩＩＡＲの初期値と
してＰＣＭ部として用いる波形のすべてのサンプル数の
負数が書き込まれる。故に、タイムスロット（２）の演
算結果はデータバンク１−６における波形１のＰＣＭ部
先頭アドレスから順次ΔｗＡＲずつ増加した値となる。

　ＰＣＭ部終了の検出はタイムスロット（７）における
演算において ＷＡＲ＋ΔＷＡＲ≧０となることを検出して行い、ＰＣ
Ｍ部終了後のアドレス発生はＰＣＭ部がない場合と全く
同じであり、ビット処理回路８−１１によるビット処理
が行われる。

なお、楽音発生部１−５におけるアドレス演算は１６ビ
ットであるが、１６ビットのアドレス信号では充分でな
い場合が当然考えられる。そこで、本楽音発生部１−５
においては、タブレットデータＴＡＢの上位３ビットを
用いてアドレス空間が拡張できるようになっている。　
Ｉｌｏ　２−１０におけるラッチ１０−３がアドレス空
間拡張用のラッチであり、ラッチ１０−３にタブレット
データＴＡＢの上位３ビットがラッチされる。即ち： 押鍵によりイニシャルモードになると、ＲＡＭ５−４に
格納されたタブレットデータがＭＳＶ２−１１を介して
ＲＡＭ？−３のレジスタＴＡＢ’に格納される０次いで
ノーマルモードに入ると、　ＲＡＭ７−３のレジスタＴ
ＡＢ’の値が読み出され、Ｍｓｗｚ−ｔｉを介しテＩ１
０２−１０ニおけるラッチ１０−３にラッチされる。こ
のようにして内部演算は１６ビットでありながら１９ビ
ットのアドレス空間をアクセスすることができる。

■　波形読み出し 波形読み出しはタイムスロット（２）、　（４）にて行
われたアドレスに基づいて行われる。タイムスロット（
２）による演算結果はＣバス、５１１１２８、ＨＬババ
ス５Ｗ３０、Ｄバスを介してＩｌｏ　２−１０のラッチ
１０−１１ｍラッチされる。まず、ラッチ１０−１の出
力がシフタセレクタ１０−９、ラッチ１０−４、ビット
処理回路１０−１０を介してラッチ１０−５にラッチさ
れてラッチ１０−３によるデータとともにデータバンク
１−６を読み出し、データバンク１−６の出力がラッチ
１０−８にラッチされる。次いで、ラッチ１０−１の出
力がシフタセレクタ１０−９にて１ビット右シフトされ
、ＭＳＨに１１”が加えられてラッチ１０−４でラッチ
される。ラッチ１０−４の出力がビット処理回路１０−
１０を介してラッチ１０−５にラッチされ、ラッチ１０
−３によるデータとともにデータバンク１−６を読み出
し、データバンク１−６の出力がラッチ１０−７にラッ
チされる。この時ラッチ１０−７の上位８ビットにはラ
ッチ１０−８の出力が与えられているので、前回のデー
タバンク１−６の値とともにラッチされる。ここで、ラ
ッチ１０−７の下位８ビットにラッチされたデータは、
データバンクの項で述べたとおり１２ビット波形の下位
４ビット２ワード分に相当する。ラッチ１０−７の出力
はセレクタ１０−１２を介してシフタ１０−１３に与え
られ、上位８ビットは４ビット右にシフトされ、ラッチ
１０−１の出力のＬＳＢ＝Ｏならば下位８ビットも４ビ
ット右シフトされ、ＬＳＢ＝１ならば下位４ビットがシ
フトされずにシフタ１０−１３より出力される。ここで
、コントロールデータＣ０ＮＴにおいてｖ８＝１即ち８
ビット波形の指定がある場合には。

シフタ１０−１３は下位４ビットを°゛０”にして出力
する。シフタ１０−１３の出力はノイズ回路１０−１４
、ラッチ１０−２を介してＤバスに与えられ、ＭＳＷ２
−１１を介してＲＡＭ７−３のレジスタＶＲＩに格納さ
れる。この値が波形１の波形データである。

タイムスロット（４）によって得られたアドレスについ
ても同様の処理が行われる。ただし、コントロールデー
タＣ０ＮＴにおいてＮＡ　＝　００でない場合にはノイ
ズ回路１０−１４においてノイズ信号が加えられる。Ａ
Ｎ＝０１の時にはビット９が（Ｎｈ＝ｔｏの時にはビッ
ト１０が、ＮＡ＝１１の時にはビット９及び１０がノイ
ズ信号におきかえられる。このよウニシテ、加算器を用
いずにノイズ信号を重畳している。これが波形２の波形
データとしてＲＡＭ７−２のレジスタＶＲ２に格納され
る。

■　エンベロープ乗算 上記のようにして波形１、波形２の２種類の波形データ
が得られたが、この波形データに対してエンベロープの
乗算を行う。波形１に対するエンベロープはＲＡＭ？−
３のレジスタＥＲＩに、波形２に対するエンベロープは
ＲＡＭ７−３のレジスタＥＲ２に入っている。ここで、
エンベロープについて述べると。

エンベロープは指数部４ビット仮数部９ビットの１３ビ
ット浮動小数点表示になっている。エンベロープ乗算は
各チャンネル２回行われるがそれぞれの動作は同様であ
るので、タイムスロット（７）〜（９）におけるＷＲＩ
　Ｘ　ＥＲＩの演算について説明する。

ＲＡＭ？−３のレジスタＥＲＩのデータがＭＳｗ２−１
１を介してＭＰＬＹ２−７のラッチ９−３及びラッチ９
−５にラッチされる。ここで、ラッチ９−３にはレジス
タＥＲＩの下位１０ビットが、ラッチ９−５にはレジス
タＥＲＩのビット９−１２がラッチされる０次いでＲＡ
Ｍ７−３のレジスタＶＲＩ（７）データがＭＳ１１２−
１１を介シテＭＰＬＹ２−７ノラツチ９−１にラッチさ
れる。ラッチ９−３の出力はビット処理回路９−１２に
おいてそのＭＳＢが１”にされてラッチ９−４にラッチ
される。即ち、ラッチ９−４にはエンベロープの仮定部
がラッチされる。ラッチ９−１の出力はシフタ９−１１
を介してラッチ９−２にラッチされる。この際エンコー
ダ９−１０のＣ入力にはＳＱ倍信号よって１が与えられ
ており、シフタ９−１１のＣ入力には００００１が与え
られる。故にシフタ９−１１はラッチ９−１の下位１２
ビット即ちデータバンク１−６より読み出した波形１の
波形データ１２ビットをラッチ９−２へ送出する０乗算
器９−１６がラッチ９−２及びラッチ９−４のデータの
乗算を行い、積１４ビットがラッチ９−７にラッチされ
、シフタ９−１５へ送出される。

一方、ラッチ９−５にはエンベロープの指数部がラッチ
されており、ラッチ９−６を介してデゴーダ９−１３に
てデコードされ、セレクタ９−１４を介してシフタ９−
１５に制御信号として与えられる。故に、ラッチ９−７
の出力はエンベロープの指数部によってシフトされ、ラ
ッチ９−８にてラッチされる。このようにして、固定小
数点の波形データと浮動小数点のエンベロープの乗算が
行われる。ラッチ９−８の出力はＬバスよりＭＳ１２−
１１を介してＲＡに７−１のレジスタＶＥＩに格納され
る。波形２の波形データとエンベロープの乗算も同様に
して行われＲＡＭ？−４のレジスタＭＥ２に格納される
。

■　２波混合 上記のようにして、レジスタ１８１．　ＩＩＥ２に波形
が格納された。このステップではＶＥＩとＩＩＥ２の和
を求める。タイムスロット（１）における演算がこれに
相当する。

■　ＣＮ乗算 タイムスロット（１）で２波混合を行うが１本楽音発生
部１−５においては、　ＡＢＭ２−９及びフィルタ１−
７の特性によっては音名に応じて発生される音圧レベル
が異なる場合がある。二のための補正を行うのがＣＮ乗
算である。ここでは補正の為の係数としてノート係数Ｃ
Ｎをそのまま用いている。タイムスロット（１）におけ
る１ＩＥ２＋ＶＥ１の演算結果が、Ｃバスより５Ｖ２８
．　ＨＬバＸ、　５Ｖ２９、Ｌバスを介してＭＰＬＹ２
−７のラッチ９−１にラッチされる。一方メモリ２−５
のＲＯＭ７−５よりノートデータＮＤに応じてノート係
数ＣＮが読み出され、ＨＤババス５Ｖ２４、Ｌバスを介
してＭＰＬＹ２−７のラッチ９−３にラッチされる。

ここで、ｖＥＩ　＋　ＷＢ２は１６ビットのデータであ
るが乗算器９−１６のＡ入力は１２ビットであるのでＭ
ＰＬＹ２−７では次のような処理を行っている。即ち、
ラッチ９−１の上位５ビットがエンコーダ９−１０に入
力され、エンコーダ９−１０が第９表に示すとおりのデ
ータをＡ、Ｂ両端子より出力する。つまり、ラッチ９−
１におけるデータが実質何ビットであるかを求め、この
結果に応じてシフタ９−１１によってラッチ９−１より
１２ビットをとり出す６例えば、ラッチ９−１の値が３
Ａ２６．、の場合は、このデータは実質１５ビットのデ
ータであるのでシフタ９−１１はラッチ９−１のビット
１４以下の１２ビットをとり出し、シフタ９−１１の出
力は７４４□、とな゛る。このようにしてＷＢ２　＋　
ＶＥＩの実質の部分とノート係数との乗算を行い、シフ
タ９−１５によって元のビット数にもどし、ラッチ９−
９でラッチする・ 以上のようにして少ないビット数の乗算器を用いて大き
なビット数のデータの乗算を行っている。

このようにして得られた値をＤＡＣ２−８へ出力し、Ａ
ＢＭ２−９で所定の周期に補正されて楽音信号として出
力される。

ところで、本楽音発生部１−５においては、先に述べた
ようにマイコンの指示により第１表のフラグＶＯＬによ
り、ＣＮ乗算をＶＬＤ乗算に切換えることができる。即
ち、ロングシーケンスにおいて、ＲＡに５−６ノＬ／ジ
スタＶＬＤ　８ビットが、ＭｓＷ２−１１を介してＲＡ
Ｍ７−４のレジスタＬＶＤ’に送られる。送出の際にＭ
ＳＶ２−１１においてビットシフトがなされ、８ビット
のデータを２ビット左シフトし更に下位２ビットに′０
″を追加し、１０ビットのデータに変換される。このこ
とによりＶＬＤのビット数はＣＮのビット数と同一とな
る。　ＷＥ２＋ＷＥ１０）値ニＲＯＭ７−５（７）値を
掛けるか、レジスタＶＬＤ’の値を掛は合わせるかは第
１表におけるフラグＶＯＬで決まり、ＶＯＬ＝　Ｏなら
ばＲＯＭ７−５がＨＤパスにデータを送出し、　ＶＯＬ
＝　１ならばＲＡＭ７−４がＨＤババスデータを送出す
る。

上記のように構成することにより、マイコン１−４によ
って楽音発生部１−５の出力する楽音信号のレベルを変
えることが可能となり、第１表のＶＬＤの値を順次変え
ることにより振幅変調をかけることが可能となる。

鍵盤を押下する速さと圧力の少なくとも一方に基づきＶ
ＬＤを作成すると、タッチレスポンス機能が実現する。

タッチレスポンス機能とは鍵盤の操作の速さ・強さ等に
よって音量・音色等が変化することである０例えばピア
ノは２強く打鍵すると音量が大きいだけでなく音色も華
やかなものになり、弱く打鍵すると音量が小さいだけで
なく音色もこもったものとなる。打鍵の強さに応じて音
量も音色も自在に変化するが、ピアノの場合は打鍵の後
、鍵盤を押す強さを変化させても、減衰しつつある音質
には変化を加えることができない。このようにピアノは
打鍵の強さのみがタッチレスポンス機能となっていて、
このような機能を特にイニシャルタッチコントロールと
呼ぶ。一般に打楽器がこれに属する。

一方、トランペットは息の強さにより持続している音質
をも変化することができるので、この音を模倣して電子
楽器の鍵盤操作で演奏する場合も。

押鍵によりトランペット音を発生中に押鍵の強さを増減
することで音量・音色に変化を与えることが必要となる
。このような機能を特にアフタータッチコントロールと
呼ぶ。一般に、弦楽器と管楽器がこれに属する。

本発明の実施例では先に述べたように、ＶＯＬフラグに
よりＶＬＤ乗算を行うことにより、各チャンネル独立に
音量を制御することができる。

応用例として、打鍵の強さを計測して９強さに応じてＶ
ＬＤの値を作成してマイコンから転送することにより、
打鍵毎に転送された異なるＶＬＤに応じて各音の音量が
変化することになる。

マイコンがＶＬＤを転送する際、　ＶＬＤの値に応じて
タブレットデータを切換えて転送すると、本実施例の楽
音発生部はＶＬＤの値に応じて音量と共に音。

色をも変化させられることは、先に掲げた機能説明で明
らかである。

この音色の切換について、　ＶＬＤが８ビットの例で説
明する。

第２３表に、ＶＬＤの値の範囲と、それに対応する強弱
名とタブレット名の一例を示す。

ＶＬＤが１ビット小さくなる毎に、音量は１ノ２つまり
６ｄＢ小さくなり、これを音楽用語の強弱名の各々に割
当てである。またｆｆの強さには華やかな音色が必要な
ので高調波の豊富な波形データをタブレット０に割当て
、ｍｐより小さい音量ではこもった音色が必要なので正
弦波に近い波形データをタブレット３に割当てるように
、複数種類の波形データをデータバンクに準備しておく
。

このようにすると、打鍵の強さによってＶＬＤの数値範
囲で音色が４通り切換えられると同時に８ビットのＶＬ
Ｄに応じて２５６通りの音量が指定できる。

以上はイニシャルタッチコントロールであったが、同様
に打鍵後の押鍵圧の大小゛ば応じて、刻々と変化するＶ
ＬＤと、ＶＬＤの値に応じて刻々と変化するタブレット
データとをマイコンが送出すると、本実施例の楽音発生
部は打鍵後の押鍵圧の変化に応じて刻々と、音色と音量
とを変化させることができる。

以上がアフタータッチコントロールである。

（４）エンベロープ発生方法 楽音発生部１−５におけるエンベロープの発生方法は次
の３ステツプに分けられる。即ち、■　アドレス発生 ■　エンベロープデータの読み出し ■　エンベロープ計算 以下各ステップを詳しく説明する。

■　アドレス発生 押鍵によるイニシャル設定にて、ヘッダデータの５ＴＥ
（エンベロープデータＥｌ’のスタートアドレス）、Δ
５ＴＥ（エンベロープデータＥｌ’のワード数）に基づ
いてレジスタＥＡＲＬ、　ＥＡＲ２，ＴＲＩ、　ＴＲ２
゜ΔＴｌ、ΔＴ２が初期設定されている。これらのデー
タをもとにアドレスの演算が行われる。アドレスの演算
は演算頻度が少なくてもよいので演算シーケンスのロン
グシーケンスにて行っている。更に。

ロングシーケンスの奇数回目でエンベロープデータＥｌ
’のアドレス演算を、偶数回目でエンベロープデータＥ
２’のアドレス演算を行っている。

奇数回目のロングシーケンスにおいて、タイムスロット
（１３）で ΔＴｌ　＋　ＴＲＩ→ＴＲＩ　　　　　　　　・・・・
・・（４−１）タイムスコツト（１５）で ΔＥＡＲＬ　＋　ＥＡＲＬ＋Ｃ１−４ＦＩＡＲＩ　　　
・・・・・・（４−２）の演算が行われＥＡＲＬの値を
用いてデータバンク１−６の読み出しを行う、タイムス
ロット（１５）のＣｉはタイムスロット（１３）にて行
われるΔＴ１の累算によって生じたオーバーフローに当
る。ここで演算（４−１）を詳しく説明する。

先ス、ＲＡＭ７−２のレジスタΔＴ１の値がＨＢババス
ＭＳＶ２−１１を介してＦＡ２−６（７）ラッチ８−Ｈ
：ラッチされる。同時ニ、ＲＡＭ？−３のレジスタＴＲ
Ｉの値がＨＣハス、ＭＳＷ２−１１を介してＦＡ２−６
のラッチ８−２にラッチされる。ラッチ８−１の出力は
ビット処理回路８−１０によってビット３が強制的に０
”にされ（ビット３をＩＩ　ＯＩｔにする理由は後で述
べる。）、ラッチ８−３でラッチされる。ラッチ８−２
の出力はビット処理回路８−１１を介してラッチ８−４
でラッチされる。ここでビット処理回路８−１１におい
てはビットの変換等の処理は施されない。ラッチ８−３
及びラッチ８−４の出力を加算器８−９にて加算し、ラ
ッチ８−７．ラッチ８−８を介してＣパスニ与え、ＭＳ
Ｗ２−１１を介してＲＡＭ７−３のレジスタＴＲＩに加
算結果を格納する。ここで加算結果にオーバーフローが
生じた場合は、加算器８−９のＧｏより１”が出力され
る。この出力をラッチ８−６にてラッチし、タイムスロ
ット１５の演算の際に使用する。但し、これは波形デー
タにＰＣＭ部がない場合についてであり、波形データに
ＰＣＭ部がある場合（フラグＰＣＭ＝１）にはＰＣＭ部
を読み終えるまでレジスタＴＲＩに対し演算結果として
強制的にパ０”が入力される。故にΔＴ１の累算による
オーバーフローが生じることがない為ＰＣＭを読み終え
るまではＥＡＲＩの値が更新されることはなＬｌ。

ΔＴ１はイニシャル処理の項で述べたとおり第１３表に
おけるＣ＝０時のＤ出力の値であり、レジスタＴＲＩは
１６ビットのレジスタであるので、例えばΔＴ１＝４０
００１．であれば演算（４−１）は４回行われるとレジ
スタＴＲＩはオーバーフローし、演算（４−２）のＣ１
＝＝１となりアドレスの更新が行われる。ここで、演算
（４−１）、　（４−２）はロングシーケンスの２回に
１回行われる。第１図（ハ）で示すとおり、同じチャン
ネルのロングシーケンスは３８８タイムスロツトの周期
、即ち１タイムスロツトは２５０ｎｓであるので９７μ
ｓの周期に現われる。故に演算（４−１）、　（４−２
）は１９４μＳ毎に行われ、ΔＴ１＝４０００１．であ
る場合には７７６μＳでアドレスの更新が行われること
になる。

ところで、エンベロープデータは２バイトで構成されて
いるので、アドレスの更新の際は２ずつ更新されなけれ
ばならない。タイムスロット（１５）においては次のよ
うにしてアドレスの更新を行っている。

先ず、ΔＥＡＲＩはΔＴ１によって定まる値であり、Δ
Ｔ１≠ｏｏｏａ□の時にはΔＥＡＲＩ　＝　００００．
、であり。

ΔＴｌ　＝　０００８□６の時にはΔＥＡＲＬ　＝　Ｆ
ＦＥＢ、、　＝　−２１，。である。この操作はＭＳＶ
２−１１における５１１３１にて行われる。５Ｖ３１は
第１１図（す）に示すようになっており、ΔＴ１のビッ
ト３の値を示すフラグＴｏによって制御している。今仮
にΔＴ１≠０００８．．とすると、５１１３１によりＡ
バスにｏｏｏｏｌ、が、ＲＡＭ７−１のレジスタＥＡＲ
ＬよりＨＡババスＭＳＶ２−１１のＳ１２を介してＢバ
ＸニＥＡＲ１の値が与えられる。これらの値がＦＡ２−
６のラッチ８−１゜ラッチ８−２にラッチされる。ラッ
チ８−１の出力はビット処理回路８−１０を介してラッ
チ８−３へ送られる。

ここで、ビット処理回路８−１０ではデータの変換は行
われないようになっている。同時に、ラッチ８−２の出
力はビット処理回路８−１１に与えられ、データのＬＳ
Ｂが強制的に１”にされてラッチ８−４へ送られる。即
ちビット処理回路８−１１にて予め１が加えられる。ま
た、先に述べたラッチ８−６に格納されている演算（４
−１）によるオーバーフローがラッチ８−５にラッチさ
れる。故にラッチ８−３．ラッチ８−４及びラッチ８−
５の値の加算を行うと、ラッチ８−５の値がＩｎであれ
ばＥＡＲＩの値に′２”が加えられることになる。一方
、ラッチ８−５の値が°゛Ｏ”の場合はＥＡＲＩの値は
ｌ増加されたままとなるが、イニシャル処理の項で述べ
たように、Ｉｌｏ　２−１０においてＬＳＢに強制的に
０”、１”を与えるので不都合は生じない。

ところでΔｒｔ　＝　０００８．、の場合には、ΔＥＡ
ＲＬがＦＦＥＢ、、（−２１１，）となる。故にＥＡＲ
Ｌの値から２１１゜引かれることになり、１０ワード前
のエンベロープデータが読まれることになる。これによ
り、エンベロープデータのアドレスがループすることに
なり、マンドリンのようなくり返しエンベロープを発生
することができる。先に演算（４−１）にて、ビット処
理回路８−１０にてビット３を′Ｏ”にすると述べたが
、その理由はビット３がΔＥＡＲ１＝ＦＦＥＢ１．とす
るビットであり、この演算を行う際にレジスタＴＲＩに
０００８□６を加えないようにする為である。

ロングシーケンスの偶数回目におけるΔＴ２゜ＴＲ２，
ΔＥＡＲ２，ＥＡＲ２の演算も同様にして行われる。

なお、ＥＡＲＬ、　ＥＡＲ２に関する演算は全く独立に
行われる為、波形１．波形２に対して全く異なったエン
ベロープ信号を発生させることができるのは言うまでも
ない。また、ＥＡＲｌ又はＥＡＲ２のくり返しについて
もくり返しの周期を異ならしめることが容易であるので
種々の効果を得ることができる。

■　エンベロープデータの読み出し エンベロープデータの読み出しはロングシーケンスにお
いて行い、偶数回目に波形１のエンベロープデータを、
奇数回目に波形２のエンベロープデータの読み出しを行
う。

レジスタＥＡＲＬ、　ＥＡＲ２の値に基づいて行うエン
ベロープデータの読み出し方についてはイニシャル処理
の項で述べたものと全く同じであり、ｌ１０２−１０に
てデータバンク１−６より読みと゛ったデータのフォー
マット変換を行いながらレジスタΔＴｌ。

ΔＴ２．ΔＺｌ、ΔＺ２．ΔＥｌ、ΔＥ２に格納してい
く。

■　エンベロープ計算 エンベロープデータの読み出しにより、Δｚ１゜ΔＺ２
．ΔＥｌ、ΔＥ２にデータが格納されており、またイニ
シャル処理によすＥＲＩ、　ＥＲ２，ＺＲＩ、　ＺＲ２
に初期値が与えられている。これらの値に応じてエンベ
ロープ計算を行う。

エンベロープ計算の基本は加算部のタイムスロット（３
）、　（５）、　（６）、　（８）である、タイムスロ
ット（３）、　（５）によって波形１のエンベロープを
計算し、タイムスロット（６）、　（８）によって波形
２のエンベロープを計算する。ここで、タイムスロット
（５）。

（８）のＣｉはタイムスロット（３）、　（６）による
演算で」 生じたオーバーフローであるが、タイムスロット（３）
、　（６）にて生じたオーバーフローがどのようにして
タイムスロット（５）、　（８）で加えられるかについ
ては、アドレス発生のタイムスロット（１３）　。

（１５）で述べたものと同様である。このようにして得
られたＥＲＩ、　ＥＲ２の値がエンベロープデータであ
る。

なお、”（３）　　波形発生方法”の６■工ンベロープ
乗算”の項で述べたとおり、ＥＲＩ、　Ｅ−ｎ２とも１
３ビットのデータで上位４ビットが指数部、下位９ビッ
トが仮数部となっている。故に本楽音発生部１−５にて
得られるエンベロープは次に示される形となる。

エンベロープ１　：　１．（ＥＲＩの下位９ビット）×
２（ＦＲｌの上位４ビ′ト）エンベロープ２　＝　１．
（皿２の下位９ビット＞　Ｘ　２（ＥＲ２の上位４ビ２
ト）このように示されるため、エンベロープのレベルと
は無関係に常に９ビットの分解能を有することになる。

ところで、エンベロープ計算は各種モードによって異な
る。各種モードとは、 １）波形がＰＣＭを有する場合と有しない場合。

（ＰＣＭ　＝　ｌ１０） ２）　ピアノ型エンベロープの場合とオルガン型エンベ
ロープの場合。（Ｐｌｏ　＝　ｌ１０）３）ダンパフラ
グをオンした場合とオフした場、　　　　　　　　金、
　（ＤＭＰ　＝　ｌ１０）の３種である。以下側々の場
合について説明する。

ＰＣＭ＝ＯかっＰ１０＝０ 初期設定はＥＲＩ、　ＥＲ２，ＺＲＩ、　Ｚｎ２とも”
ｏ”ｔ’あり。

鍵が押圧されている時はレジスタΔＥｌ、ΔＥ２゜ΔＺ
ｌ、Δｚ２の値に従ってエンベロープの演算を行う、鍵
が離されると、タイムスロット（３）、　（５）。

（６）、　（８）１７）ＡＺＩ、　ＡＥＩ、　ＡＺ２．
ΔＥ２（７）値として。

ＵＣＩＦ２−３の信号処理器５−６よりリリースデータ
が発生され、レジスタΔＺｌ、ΔＥｌ、ΔＺ２．ΔＥ２
の値のかわりに用いられる・ なお、このモードにおいてはダンパフラグＤＭＰによっ
て演算は何ら影響はされない。

ＰＣＭ＝ＯかっＰ１０＝１ 初期設定はＥＲＩ、　ＥＲＡ、　ＺＲＩ、　Ｚｎ２とも
’ｏ”ｃ’あり。

鍵が押圧されている時はレジスタΔＥｌ、ΔＥ２゜ΔＺ
ｌ、Δｚ２の値に従ってエンベロープの演算を行う、鍵
が離されると、ダンパフラグＤＭＰ＝１の場合は引き続
きレジスタΔＥｌ、ΔＥ２．ΔＺｌ、Δｚ２の値に従っ
てエンベロープの演算を行い、ダンパフラクＤＭＰ＝０
ノ時ＬｔＰＣＭ＝　ＯカッＰ１０＝　Ｏ（Ｆ）場合と同
じである。

ＰＣＭ＝１かつＰ１０＝０ 初期設定は、ＥＡ１＝ＩＦＦＦ、、　、　ＥＲ２＝　Ｏ
、ＺＲ１＝　Ｏ。

ＺＲ２＝Ｏである。鍵が押圧されており、波形１がＰＣ
Ｍ部を読み出している時は初期値が保持され。

ＰＣＭ部を読み終えると、レジスタΔＥｌ、ΔＥ２゜Δ
ｚ１．Δｚ２の値に従ってエンベロープの演算を行う。

鍵が離されると、波形１がＰＣＭ部を読み出しているい
ないに関係なく　ＵＣＩＦ２−３の信号処理器５−６に
よるリリースデータに基づいて演算が行われる。

即ちＰＣＭ＝ＯかつＰ１０＝Ｏの場合に帰着する。

なお、このモードにおいてはダンパフラグＤＭＰによっ
て演算は何ら影響を受けない。

ＰＣＭ＝１かつＰ１０＝１ 初期設定は、ＥＲ１＝ＩＦＦＦ、、、　ＥＲ２＝　Ｏ、
ＺＲ１＝　Ｏ。

ＺＲ２＝Ｏである。ダンパフラグＤＭＰ＝Ｏの場合は、
１度鍵が押圧されると離鍵のタイミングには無関係に演
算が行われる。即ち、波形１がＰＣＭ部を読み出してい
る時にはレジスタＥＲＩ、　ＥＲ２，ＺＲＩ、　Ｚｎ２
は初期値が保持され、ＰＣＭ部を読み終えるとレジスタ
ΔＥｌ、ΔＥ２．Δ２１．Δｚ２の値に従って演算が開
始される。ダンパフラグＤＭＰ＝１の場合は。

ＰＣＭ＝１かつＰ１０＝Ｏの場合と全く同じである。

以上述べたように、種々のモードに応じて自由にエンベ
ロープ信号を発生することができる。また、ΔＥｌ、Δ
ｚ１とΔＥ２．Δｚ２は全く独立に設定でき、そのデー
タはアドレス発生の項にて明らかなとおりΔＴｌ、ΔＴ
２によって定まる時間で更新されるので前述の２種類の
波形データと相俟って種々の楽音が発生できる。

（発明の効果） 以上に詳述したように、本発明は、クロック信号を発生
する手段と、前記クロック信号を分周し、分周出力を発
生する手段と、レジスタと、前記分周出力と前記レジス
タの内容の一致を検出し、一致信号を発生する手段と、
前記一致信号が発生される度に前記レジスタの内容に一
定数を加算する手段を備え、前記一致信号を用いてノー
トクロッり信号を得るようにした電子楽器において、前
記一致信号を発生する手段が前記レジスタの少なくとも
下位１ビットを一致検出の対象から除外したことにより
、マスタクロツタの周波数を上げることなく、またシス
テムの動作速度を上げることなくより分解能の高いノー
トクロックを得ることができるものである。

イ 第７表 Ｘ　：　　Ｄｏｎ’ｔ　ｃａｒｅ Ｘ　：　　Ｄｏｎ’ｔ　ｃａｒｅ 第１４表 （上位２ ビット） 第１５表 第１１表 第１３表 第１９表 一：　ビット処理を行わないビット

【図面の簡単な説明】

第１図（イ）は本発明における情報処理装置の一実施例
のブロック図、第１図（ロ）はマイコンによるデータ転
送のタイミング図、第１図（ハ）は本発明において用い
られている演算タイムスロットを表わす図、第２図は本
発明における楽音発生部１−５の構成図、第３図は従来
の電子楽器におけるノートクロック発生器のブロック図
、第４図は楽音発生部１−５における５ＥＱ２−２の詳
細図、第５図は同じ＜　ＵＣＩＦ２−３の詳細図、第６
図は同じ＜　ＣＤＲ２−４の詳細図、第７図は同じくメ
モリ２−５の詳細図、第８図は同じ＜　ＦＡ２−６の詳
細図、第９図（イ）は同じ＜　ＭＰＬＹ２−７の詳細図
、第９図（ロ）はＭＰＬＹ２−７にて使用している乗算
器９−１６の詳細図、第１０図は楽音発生部１−５にお
けるＩｌｏ　２−１０の詳細図、第１１図（イ）は同じ
＜　ＭＳＶ２−１１の詳細図、第１１図（ロ）〜第１１
図（す）はＭＳ１２−１１に用いられているスイッチの
パターン図、第１１図（ヌ）はＭＳＩｉ１２−１１にお
けるデータ転送のタイミング図、第１２図はデータバン
ク１−６におけるデータフォーマットを示す図、第１３
図はデ−タバンク１−６におけるエンベロープデータの
データフォーマットを示す図である。 １−１・・・鍵盤、１−２・・・タブレット、１−３・
・・効果スイッチ、１−４・・・マイコン、１−５・・
・楽音発生部、１−６データバンク、１−７・・・フィ
ルタ、２−１・・・マスタクロック、２−２・・・シー
ケンサ（ＳＥＱ）、　２−３・・・マイコンインターフ
ェース部（ＵＣＩＦ）、２−４・・・比較レジスタ部（
ｃｏＲ）、２−５・・・メモリ、２−６・・・フルアダ
一部（ＦＡ）、２−７・・・乗算部（ＭＦＬＹ）、２−
８・・・ディジタルアナログコンバータ（ＤＡＣ）、２
−９・・・アナログバツアアメモリ部（ＡＢＭ）、２−
１０・・・入出力回路部（Ｉｌｏ）、２−１１・・・マ
トリックススイッチ部（ＭＳＷ）。 特許出顆人　松下電器産業株式会社 第１図 （イ） （υつ Ａ／Ｄ　　−ＣＸ二＝〇− 第２図 歴 ｒ−７′’ 第４図 第６図　　　２−４ ン 第１１図 ＦＡ　　　Ｍｌ”ＬＭ　　１／ｂ 第１１図 （ト）（ケ）

Claims (1)

【特許請求の範囲】
1. クロック信号を発生する手段と、前記クロック信号を分
   周し、分周出力を発生する手段と、レジスタと、前記分
   周出力と前記レジスタの内容の一致を検出し、一致信号
   を発生する手段と、前記一致信号が発生される度に前記
   レジスタの内容に一定数を加算する手段を備え、前記一
   致信号を用いてノートクロック信号を得るようにした電
   子楽器において、前記一致信号を発生する手段が前記レ
   ジスタの少なくとも下位１ビットを一致検出の対象から
   除外していることを特徴とする電子楽器。