JPS61254992A - 電子楽器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は電子楽器に係り、特にノイズ信号を発生する電
子楽器に関する。

（従来の技術） 近年電子楽器はデジタル信号処理の導入により高度な音
色づくりが可能となったが、フルート等のニアリード楽
器類においてはノイズ成分の再現が必要となる。このノ
イズ成分を再現するようにした電子楽器としては特開昭
５９−７５２９４号がある。

第１４図にブロック図を示し、その動作を以下に説明す
る。

入力部１に指示された出力すべき楽音に関する情報は制
御部２へ送られる。制御部２では入力部１より与えられ
た情報に基づいてテーブルメモリ３より楽音波形を合成
するための情報を読み出し、これに基づいて音素片メモ
リ４より波形データを読み出して楽音波形を合成し、同
時にノイズメモリよりノイズデータを読み出して上記楽
音波形に加算し、ＯＡ変換部５より出力する。このよう
にしてノイズ成分を含んだ楽音信号を得ている。

（発明が解決しようとする問題点） しかしながら上記のような構成では、ノイズデータと楽
音波形とを加算するための加算器が必要となり回路の規
模が増大するという問題点を有していた。

本発明は上記の点に鑑み、回路規模をあまり増大させる
ことなくノイズ成分を含む楽音信号を発生する電子楽器
を提供するものである。

（問題点を解決するための手段） 上記問題点を解決するために、本発明の電子楽器は、演
奏操作部から送出される演奏情報に基づいて所定の波形
データと所定のエンベロープとを発生し該波形データと
該エンベロープを乗算して所定の楽音データを発生する
楽音発生部と、ノイズ信号を発生するノイズ発生部と、
前記演奏情報の指示により前記波形データの所定のビッ
トを前記ノイズ信号でビット操作する手段とを有するも
のである。

（作用） 本発明は上記した構成によりノイズ信号によって波形デ
ータの所定のビットのビット操作を行う。

このため加算器を用いずにノイズ信号を含んだ楽音信号
を発生するものである。

（実施例） 以下図面に基づき本発明の一実施例を説明する。

第１図は本発明による情報処理装置を電子楽器に用いた
場合のブロック図である。この第１図を説明すると、１
−１は鍵盤である。１−２はタブレットであり１本電子
楽器より出力される楽音の音色の選択を指示する操作部
である。１−３は効果スイッチであり、楽音に対する各
種の効果の制御、例えばヴイブラート、トレモロ等の効
果のオン・オフを指示するスイッチである。１−４はマ
イコン（マイクロコンピュータ）であり９例えばインテ
ル社のマイコン８０４９等が相当する。１−５は楽音発
生部であり、マイコン１−４より与えられた制御信号に
基づいて波形演算、周波数演算を行う。１−６はデータ
バンクであり、楽音発生部１−５にて使用する波形デー
タやエンベロープデータが格納されているＲＯＭ　（読
出専用メモリ）である。１−７はフィルタであり、楽音
発生部１−５より出力される楽音信号の折り返しノイズ
を除去する。１−８はスピーカである。

次に第１図（イ）に示す電子楽器の動作を説明する。マ
イコン１−４は内部に予め書き込まれた命令に従って、
鍵盤１−１．タブレット１−２、効果スイッチ１−３の
状態を順次検索する。またマイコン１−４は鍵盤１−１
における鍵のＯＮ　／　ＯＦＦの状態に基づいて押圧さ
れている鍵のコードを楽音発生部１−５の複数のチャン
ネルに割り当てる割り当て信号を送出するとともに、タ
ブレット１−２、効果スイッチ１−３の状態に応じて制
御データを送出する５楽音発生部１−５においては、マ
イコン１−４より送出される割り当て信号及びその他の
制御信号を内部のレジスタに取り込み、これらの信号に
基づいてデータバンク１−６より必要な波形データ、エ
ンベロープデータを読み出しながら楽音信号の合成を行
う。この楽音発生部ｔ−Ｓにおいて合成された楽音信号
は、フィルタ１−７を通してスピーカ１−８へと送られ
楽音を発生する。

第１図（ロ）にマイコン１−４より楽音発生部１−５へ
データを転送する場合のタイミング図を示す。また、第
１表にマイコン１−４より楽音発生部１−５へ送出する
データの内容を示す、第１表において、ＮＯ［）はノー
トオクターブデータであり、ノートデータＮＤとオクタ
ーブデータＯＣＴ及びキーオンデータＫｏｎより成って
いる。その具体的な内容は第２表にＮＯＤのビット構成
が示してあり、第３表にノートデータＮＯと音名との対
応が示してあり、第４表にオクターブデータＯＣＴと音
域との対応が示しである。即ち仮に楽音発生部１−５に
対しＧｌというノートの第６オクターブの音（以下Ｇ＃
６と略す）をチャンネルｌより出力したい時には第１図
（ロ）におけるアドレスとして０００００００１　、デ
ータとして１００１１１１０をマイコン１−４より送出
することになる。

次に、ＰＤＤはピッチデチューンデータであり調律をず
らすための８　ｂｉｔのデータである。　ＰＤＤは２の
補数表示にて表されており、可変範囲は−１２８〜＋１
２７の２５６通りである。ＲＬＤはリリースデータで。

キーオフ後の減衰特性を制御する４　ｂｉｔのデータで
ある。　ＶＯＬはボリュームフラグであり、このビット
を１″にすると後述のボリュームデータＶＬＤに応じて
楽音発生部１−５からの楽音信号の出力レベル制御を可
能にするものである。ＤＭＰはダンパフラグであり、ピ
アノタイプエンベロープの場合のキーオフ後の減衰を急
速な減衰にせしめるフラグであり、　ＤＭＰ＝　１の時
に機能する。ＳＱＬはソロフラグであり、他のチャンネ
ルと同音名の楽音がアサインされた時にそのチャンネル
の発生している楽音とこれから発生しようとしている楽
音の位相特性を合わすか否かを選択するフラグであり。

５ＱＬ＝１の時には位相合わせをキャンセルする。

ＴＡＢはタブレットデータであり、第１図におけるタブ
レット１−２により指定されるデータがこの５ｂｉｔに
入る。ＰＨはピッチエクステントフラグで、このビット
をＩ＋　１　＃にしたチャンネルにはピッチエクステン
トがかかる。　ＶＬＤはボリュームデータであり、前述
のボリュームフラグＶＯＬとともにチャンネルから出力
される楽音のレベルを８　ｂｉｔの細かさで制御する。

なお、これら一連のデータはすべてチャンネルごとに独
立に設定できるものである。

次に、楽音発生部１−５における演算シーケンスについ
て説明する。

第５表及び第６表に楽音発生部１−５の演算シーケンス
を示す。本楽音発生部１−５においては、短い演算サイ
クルでより多くのデータ処理を行うために演算シーケン
スがイニシャルモード、ノーマルモードの２つのモード
を有し、更に上記両モードがそれぞれロングシーケンス
、ショートシーケンスに分かれている。また、イニシャ
ルモードショートシーケンス及びノーマルモードロング
シーケンスはそれぞれＥＶＥＮ、　ＯＤＤの２つの状態
を有している。

イニシャルモードはマイコン１−４が楽音発生部１−５
に対して新たな楽音の発生を命令した際に楽音発生部１
−５におけるマイコン１−４より指定されたチャンネル
について種々のレジスタ等の初期設定を行うモードであ
りロングシーケンスより開始され、ショートシーケンス
を２回行った後ノーマルモードに入る。このイニシャル
モードにおける２回のショートシーケンスについて１回
目がＯＤＤ。

２回目がＥＶＥＨのショートシーケンスとなる。このイ
ニシャルモード終了後、ノーマルモードに移るが、ショ
ートシーケンス６回の後ロングシーケンス１回がくるこ
とになる。

本実施例では各チャンネル毎に、独立した２系統の波形
と独立した２系統のエンベロープとを掛は合わせるよう
になっており、更にピッチの細かな調整機能をも有して
いるが、これらの演算処理を時分割で８チャンネル分行
うためには多大な演算ステップが必要となる。そこで短
いサイクルで演算しないといけないものをショートシー
ケンスとし、演算頻度の低いもの、つまり長いサイクル
で演算してもよいものをロングシーケンスとする。

そしてショートシーケンスの間にロングシーケンスを挿
入することにより演算の効率化を図っている。

第１図（ハ）にショートシーケンス、ロングシーケンス
のタイミング図を示す。第１図（ハ）に示すとおり、シ
ョートシーケンス（０）〜（１０）の１１のタイムスロ
ットより成っており、ロングシーケンスは（１１）〜（
１９）の９のタイムスロットより成っている０個々のタ
イムスロットは２５０ｎｓであり、４分割されてψ１．
ψ３のノンオーバーラツプの２相クロツクとともに全体
のシステムが動作している。

ショートシーケンスとロングシーケンスの関係は、ショ
ートシーケンスがチャンネル０からチャンネル７まで８
回くり返されるごとに１チャンネル分のロングシーケン
スが入る。故に、例えばチャンネル３のショートシーケ
ンスは１１Ｘ８＋９の９７タイムスロツトごとに１回、
ロングシーケンスは９７Ｘ８の７７６タイムスロツトご
とに１回の割で現われることになる。更に、ノーマルモ
ードのロングシーケンスにはＥＶＥＮとＯＤＤの２つの
状態があるため、７７６Ｘ２の１５５２タイムスロツト
を周期としてシステムが動作しているものである。

次に、第５表及び第６表に基づいて個々の演算シーケン
スについて説明する。前述のように、楽音発生部１−５
は新たな押鍵によりイニシャルモードロングシーケンス
より開始するようになっているのでイニシャルモードロ
ングシーケンスよりタイムスロット別に説明を行う。

皿ｉ里 （１３）　ＰＤＤ　＋　ＰＥＤ　４　ＰＤＲ（１５）　
　　Ｏ→ＴＲＩ （１６）　　　Ｏ→ＴＲ２ （１７）　　　０　　４ＺＲ１ （１ｇ）　　　Ｏ−＋ＺＲ２ タイムスロット（１３）の意味するところは、ＰＤＤと
いうレジスタの内容とＰＥＤというレジスタの内容を加
算してＰＤＲというレジスタに格納するとり）うことで
ある、タイムスロット（１５）〜（１８）は、ＴＲＩ。

ＴＲ２，ＺＲＩ、　ＺＲ２というレジスタに０を書き込
むということである。

データバンク　み　し部 （１２）　　　　　νＴＤ−））ＩＡＤ　　−）　）Ｉ
ＡＤ（１４）　　　　　ＨＡＤ　４　（、ＯＮＴ　−＋
　Ｃ０ＮＴ、　ＤＩＦＩ（１６）〜（１７）　ＨＡＤ→
ＳＴＥ　　→ＥＡＲ１これらの意味するところは、左端
にあるデータ（例えばタイムスロット（１４）ならばＨ
ＡＤというデータ）をアドレスとしてデータバンク１−
６より中央に記載のＣ０ＮＴというデータを読み出し、
右端にある名前のレジスタＣ０ＮＴ及びＤＩＦＩに格納
するということである。

（１）　　ＰＤＲ＋　ＪＤ　　Ｌ、Ｂ、　；　Ｏ−＋　
ＥＲ２／１（３）　　ＯＲＧ　＋　ＯＣＴ　＋　　１４
１Ｅ２−＋　　ΔＷＡＲ（４）　　Ｄ、Ｂ、　＋　ＥＡ
ＲＬ→ＥＡＲ２（６）０　　　　→ＷＲＩ （８）　　　　　Ｏ−４ＥＲ１ （９）　　　　　　Ｏ−＋　　ＷＥ２ （１０）　　　　　Ｏ−＋　　ＷＥＩ、　ｗＲ２タイム
スロット（１）における０→ＥＲ２／１はショートシー
ケンス１回目即ち０００時にはＥＲ２，２回目即ちＥＶ
ＥＮ時にはＥＲＩというレジスタにＯを書き込むことを
意味する。またり、Ｂ、とは、ＰＤＲ＋　ＪＤの演算結
果をレジスタに格納せずに、Ｌパス（後述）を介して乗
算部（後述）に送出することを意味する。タイムスロッ
ト（３）においては、演算結果を一度ＷＥ２というレジ
スタに格納した後デコードしてΔＷＡＲに格納すること
を意味する。タイムスロット（４）におけるり、Ｂ、は
、後述のデータバンク読み出し部によって得られる値を
レジスタ等を介さずＤバス（後述）を介して加算器に送
出することを意味する。

上記のＣ，Ｂ、は、加算部にて得られた結果をレジスタ
を介さずに乗算部に直接入力することを意味しこの場合
においてはタイムスロット（１）にて得られたＰＤＲ＋
　ＪＤの演算結果を意味する。

データバンク　み出し部 （１）　　　　）ＩＡＤ→Δ５Ｔ１１ｉ−＋Ａ、Ｂ。

（３）〜（４）　ＥＡＲＩ／２→Ｅ１／２→ΔＴｌ／２
．ΔＥｌ／２゜Δｚ１／２ （６）　〜（７）　ＨＡＤ−＋ｓｒｗ／ΔＳＴＷ　−＋
　ＳＴＷ／ＷＡＲここでタイムスロット（１）のＡ、Ｂ
、は、データバンク読み出しによって得られた値をレジ
スタ等を介ざすに直接加算部の八人カへ入力することを
意味する。また、タイムスロット（６）〜（７）のＳＴ
Ｖ／Δ５ＴＩＩ−＋５ＴＩＩ／１ｉｌＡＲは、ショート
シーケンス１回目即ち０００時にはＳＴＷというデータ
を読み出してＳＴＶというレジスタに格納し、２回目即
ちＥＶＥＮ時にはΔ５ＴＩｉｌというデータを読み出し
てＭＡＲというレジスタに格納することを意味する。

次にノーマルモードについて説明する。

ノーマルモードショートシーケンス 第６表において傘印のついている箇所は、ノートクロッ
クが発生した後の最蛤のショートシーケンスのみでその
演算が行われるものであり、この動作を制御するフラグ
を計算要求フラグＣＬＲＱと呼ぶことにする。

加］１１ （１）　　ＷＢ２　＋　１１Ｅ１　　　　−）　Ｌ、Ｂ
。

（２）　　ＳＴＷ　＋　ＷＡＲ−）　Ｄ、Ｂ、　、　Ｂ
、Ｂ。

（３）　　ＺＲＩ　＋　　ＡＺＩ　　　　−＋　ＺＲＩ
（４）　　ＤＩＦＩ　＋　Ｃ，Ｂ、　　　　→Ｄ、Ｂ。

（５）　　ＥＲＩ＋　ΔＥｌ　＋　Ｃｉ　−＋　ＥＲＩ
（６）　　ＺＲ２＋　ΔＺ２　　　４　ＺＲ２（７）　
　ＷＡＲ＋　ΔＷＡＲ−＋　ｗＡＲｌｌ（８）　　ＥＲ
２＋　ΔＥ２　＋　Ｃｉ→ＥＲ２（９）　　　ＦＲ＋　
　ＣＤＲ→　ＣＤＲ傘ここで、タイムスロット（１）の
り、Ｂ、は、演算結果をレジスタを介さず直接乗算部へ
入力することを意味する。タイムスロット（２）のり、
Ｂ、、　Ｂ、Ｂ、は同様に演算結果を直接データバンク
読み出し部及び加算部のＢ人カへ入力することを意味す
る。タイムスロット（４）におけるＣ、Ｂ、は、加算部
の演算結果をレジスタを介さずに直接入力することを意
味し、この場合はタイムスロット（２）におけるＳＴｗ
＋　ＷＡＲの演算結果が入力される。また、Ｄ、Ｂ。

はその演算結果を直接データバンク読み出し部へ入力す
ることを意味する。タイムスロット（５）及び（８）の
Ｃｉは、それぞれタイムスロット（３）及び（６）にお
ける演算のくり上り（キャリー）を加えるという意味で
ある。

釆１１ （１）〜（３）　　ＷＢ２　＋　　ＦＲ２−＋　ｔｌＥ
２＊（４）　〜（６）　　Ｃ，Ｂ、　Ｘ　ＣＮ　　−）
　（ＤＡＣ）（７）　〜（９）　　　ＷＲＩ　　Ｘ　　
ＥＲＩ　　　−＋　　ＷＲＩ拳ここで、タイムスロット
（４）〜（６）のＣ，Ｂ、とは加算部の出力をレジスタ
等を介さず直接乗算部へ入力することを意味する。この
場合は、タイムスロット（１）のＷＢ２　＋　ＩＩＥＩ
の演算結果に相当する。また（ＤＡＣ）とあるのは、こ
の演算結果をＤＡＣ（ＤＡコンバータ；後述）に入力す
ることを表す。

データバンク読み　し部 （４）〜（５）　　　Ｃ，Ｂ、　　→　１１　−＊　　
ＷＲＩ傘（７）　〜（８）　　Ｃ，Ｂ、　−）　ｗｌ　
４　ＷＢ２１ここで、タイムスロット（４）〜（５）の
Ｃ，Ｂ、は加算部の演算結果を直接データバンク読み出
し部へ入力してデータバンク１−６のアドレスとするこ
とを意味し、この場合は加算部におけるタイムスロット
（２）のＳ’ｎｌ　＋　％ｌＡＲの演算結果に相当する
。タイムスロット（７）〜（８）のＣ，Ｂ、も同様にタ
イムスロット（４）のＤＩＦＩ　＋　（ＳＴＶ　＋　Ｗ
ＡＲ）の演算結果に相当する。

力０１部− （１３）　　　ΔＴｌ／２　　＋　　ＴＲＩ／２　　　
　　　　　　　　　→　丁Ｒ１／２（１４）　　ＰＤＲ
＋　　ＪＤ　　　　　　　　　　　　−＋　　Ｌ、Ｂ。

（１５）　　ΔＥＡＲＩ／２　　＋　　ＥＡＲＬ／２　
　＋　　Ｃｉ　−＋　　ＥＡＲＬ／２（１６）　　ＰＩ
）［）　　＋　　ＰＥＤ　　　　　　　　　　　→　Ｐ
ＤＲここで、タイムスロット（１４）のり、Ｂ、は、加
算部の演算結果即ちＰＤＲ＋　ＪＤの値をレジスタを介
さず直接乗算部へ入力することを意味する。タイムスロ
ット（１５）のＣｉはタイムスロット（１３）の演算を
行った結果生じるくり上り（キャリー）を意味する。

困ｌ星 （１６）〜（１８）　　ＣＮ　＋　Ｃ，Ｂ、→ＦＲここ
で、Ｃ，Ｂ、は加算部における演算結果をレジスタを介
さず直接乗算部へ入力することを意味し、この場合は加
算部タイムスロット（１４）におけるＰＤＲ＋　ＪＤの
演算結果が入力される。

データバンク　み　し く１４）〜（１５）　　ＥＡＲ２／１→Ｅ２／１→ΔＴ
２／１゜ΔＥ２／１．　ＡＺ２／１ ここで、２／１というのは、奇数回目、即ち０００時に
は２（例えばＲ２／１ならばＲ２）、偶数回目、即ちＥ
ＶＥＮ時には１（同ＥＩ）となることを意味し、ＥＶＥ
Ｎ、ＯＤＤで別のデータを読み出し、別のレジスタへ格
納することを意味する。

第２図は第１図（イ）における楽音発生部１−５の詳細
な図である。まずこの図を用いて各ブロックの機能の概
略を説明すると、２−１は了スタクロックであり、ここ
ではｆ　＝８．０００９６ＭＨｚのものを用いている。

２−２はシーケンサ（以下ＳＥＱと称す）であり、マス
タクロック２−１によるクロック信号を分周し、楽音発
生部１−５全体におけるシーケンス信号（以下ＳＱ倍信
号称す）及び各種制御信号を発生する。２−３はマイコ
ンインターフェース部（以下Ｕ（ＪＦと称す）であり、
第１表にて示される各種データをマイコン１−４が楽音
発生部１−５とは非同期で送出しているが、このデータ
を取り込み、ＳＥＱにより発生されるＳＱ倍信号の同期
をとる回路である。更にフラグにｏｎによりイニシャル
モード、ノーマルモードのモード切りかえを指示するフ
ラグＩＮＩを発生する。

２−４は比較レジスタ部（以下ＣＤＲと称す）であり、
前記演算シーケンスで示したレジスタＣＤＲ８チャンネ
ル分とマスタクロックを順次分周して得た１０ビツトの
分周信号とを比較し、８チャンネル分のノートクロック
と計算要求フラグＣＬＲＱを発生する。

２−５はランダムアクセスメモリ部（以下メモリと称す
）で、楽音発生部１−５内で行われる種々の演算結果を
記憶する。２−６はフルアダ一部（以下ＦＡと称す）で
あり、各種データの加算を行う１６ビツトのフルアダー
を内蔵している。２−７は乗算部（以下ＭＰＬＹと称す
）であり、 （２の補数の１２ｂｉｔ）　Ｘ　（絶対値１０ｂｉｔ）
の演算を行う乗算器を有している。２−８はデジタルア
ナログコンバータ（以下ＤＡＣと称す）であり、ＭＰＬ
Ｙ２−７より出力されるデジタルの楽音データをアナロ
グの楽音データに変換する。２−９はアナログバッファ
メモリ部（以下ＡＲＭと称す）で、ＤＡＣ２−８よりマ
シンサイクル周期で発生される楽音データをＣＤＲ２−
４により発生されるノートクロツタによる音程同期への
変換を行う。ＡＢＭ２−９の機能及び構成は特開昭５９
−２１４０９１号公報に示されているアナログバッファ
メモリと同様のものである。２−１０は入出力回路部（
以下Ｉ１０と称す）であり、データバンク１−６へアド
レス信号を送出し、そのアドレス信号に対応した波形デ
ータ、エンベロープデータの読み出しを行い、必要に応
じて読み出したデータのデータ変換を行う、　２−１１
はマトリックススイッチ部（以下ＭＳＶと称す）であり
、　ＵＣＩＦ２−３、ＣＤＲ２−４、メモリ２−５に接
続された横方向のパスライン（ＨＡ　。

ＨＢ、　ＨＣ，ＨＤ、　ＨＥ、　ＨＬの各バス）とＦＡ
２−６、ＭＰＬＹ２−７、Ｉｌｏ　２−１０へ接続され
ている縦方向のパスライン（Ａ、Ｂ、Ｃ，Ｄ、Ｌの各バ
ス）とを、ＳＱ倍信号応じて接続する回路である。これ
らの回路により第５表及び第６表に示す演算シーケンス
を実行するものである。

次に個々のブロックについて説明する。

第４図は第２図における５ＥＱ２−２の詳細図である。

４−１はカウンタであり、マスタクロックを分周し。

第１図（ハ）に示す種々のタイミング信号を発生する。

ＴＳは第１図（ハ）におけるタイムスロットを表す信号
であり、ＣＨＣはチャンネルコードであり、第１図（ハ
）におけるチャンネルの番号を表わす信号である。ＥＶ
は演算シーケンスにおけるＯＤＤ、ＥＶＥＮを表す信号
であり、ＥＶ＝ＯはＯＤＤ、　ＥＶ＝　１はＥＶＥＮを
意味する。４−２はＳＱＲＯＭ　（シーケンスＲＯＭ）
テある。　ＳＱＲＯＭ４−２のアドレス入力にはタイム
スロットを表す信号ＴＳとフラグＩＮＩが入力されてお
り、これらの入力に基づいて各々のタイムスロットにお
ける各種制御命令を発生している。４−３は論理ゲート
であり、ＳＱＲＯＭ４−２による出力を各種フラグ及び
計算要求フラグＣＬＲＱ等で更に制御して、ＳＱ倍信号
演奏情報、効果スイッチ１−３等の指示に従って、各機
能ブロックが各タイムスロット毎にどのように動作すべ
きかを指示する信号；図中ではＳＱと略記）を発生する
。

第５図はＵ（ＪＦ２−３の詳細図である。第５図におい
て、５−１はラッチであり、第１図におけるマイコン１
−４より与えられるＡ／Ｄ　Ｏ〜７をＡＬＥによりラッ
チする。Ａ／Ｄ　Ｏ〜７とＡＬＥの関係は第１図（ロ）
に示すとおりであるので、ラッチ５−１には第１表に示
すところのアドレスがラッチされる。５−２はラッチで
あり、マイコン１−４より与えられるＡ／ＤＯ〜７を敞
によりラッチする。　Ａ／Ｄ　Ｏ〜７と萱の関係は第１
図（ロ）に示すとおりであるのでラッチ５−２には第１
表に示すところのデータがラッチされる。５−３はラッ
チであり、電によって制御されラッチ５−１の出力をラ
ッチする。このようにアドレスを２段でラッチするのは
、ＡＬＥが盟に無関係に周期的に°′１”になるからで
あり、このようにアドレスを２段でラッチすることによ
り盟による新たなデータの書き込みを行うまでラッチ５
−３、ラッチ５−２にはそれぞれアドレス及びデータが
格納されることになる。５−４は１ワード８ビツトのＲ
ＡＭであり、Ａはアドレス入力、ＯＥは出力制御端子で
あり、データ端子りはＨＥババス接続されている。ここ
で、０Ｅ＝１となるとＡ入力で与えられたアドレスのデ
ータをＤ端子より出力する。またＩＩＩＥは書き込み制
御端子で、ＶＥ＝１の時にＤ端子に与えられているデー
タをＮ入力で与えられたアドレスに書き込む、ＯＥ、す
ＥはＳＱ傷信号より制御されている。　ＲＡＭ５−４に
は第１表にて示した各種データ（ＮＯＤ、ＰＤＤ、　Ｒ
ＬＤ　−ＶＯＬ　−ＤＭＰ　−ＳＱＬ、　ＴＡＢ　−Ｐ
Ｅ、　ＶＬＤ）及びコントロールデータＣ０ＮＴ（デー
タバンクより書き込む。詳細は後述）、ピッチデータレ
ジスタのデータＰＤＲがそれぞれ８チャンネル分格納さ
れている。５−５はセレクタであり、マイコン１−４の
指定するアドレスと、ＳＱ傷信号指定するアドレスを、
別のＳＱ傷信号用いて選択出力し、ＲＡＭ５−４のＡ入
力に与えるものである。５−６は信号処理器であり、Ｈ
Ｅババス接続され、バス上のデータを取り込み各種フラ
グ信号を発生する。また、マイコン１−４より送出され
たリリースデータＲＬＤ　４ビツトに応じた１６とおり
のリリース用エンベロープデータを発生してＨＥババス
送出する。５−７はゲートであり、ＳＱ傷信号応じてラ
ッチ５−２の出力、つまりマイコン１−４からのデータ
をＨＥババス上送出する。

次にＬＩＣＩＦ２−３の動作を説明する。

第１表に示すようなデータが第１図（ロ）に示すタイミ
ングでマイコン１−４より与えられたとし、仮にアドレ
スが０５１１データが８９１６即ちチャンネル５にＦ＃
１の押鍵を指示したとすると、先ずＡＬＥ信号によりラ
ッチ５−１にアドレスがラッチされ、次いで費信号によ
りラッチ５−２にデータがラッチされると同時に、ラッ
チ５−３にアドレスがラッチされる。次いで所定のタイ
ミングでセレクタ５−５がラッチ５−３の出力をセレク
トし、同時にゲート５−７が開き、ＲＡＭ５−４のＷＥ
に書き込み信号が与えられる。この書き込み信号により
ＨＥババスはラッチ５−２にラッチされたデータ即ちマ
イコン１−４が書き込もうとしたデータ即ち８９１６が
与えられ、ＲＡＭ５−４のＡ入力にはラッチ５−３の出
力である０５１６が与えられるので、ＲＡＭ５−４のア
ドレス０５１６番地に８９□、というデータが書き込ま
れる。このようにして第１表に示した各種データがＲＡ
Ｍ５−４に書き込まれる。

第１表ニ示すとおり、ＲＡＭ５−４ニはＶＯＬ　７ラグ
、ＰＥフラグ等のフラグ類が書き込まれているが、これ
らのフラグ類はＨＥババス介して信号処理器５−６へ送
出し、ここで一旦ラッチした後使用している。

第６図はＣＤＲ２−４の詳細図である。６−１はマスタ
クロックを入力とした１０ビツトの分周器である。

６−２は比較器付ＲＡＭ（以下ＣＤＲＡＭと称す、）で
あり、１ワード１３ビツトで８ワードを有する。各ワー
ドのうち上位１０ビツトには比較器が設けてあり、端子
Ｔより入力される分局器６−１による分局データとの比
較が行われ、１０ビツトすべてが一致すると端子Ｃより
一致パルスが出力される。ＯＥ、　ｗＥ、Ａ。

Ｄの機能は前述のＲＡＭ５−４と同じである。６−３は
デコーダであり、Ａ入力、ＥＮ入力とＤ出力の関係は第
８表に示すとおりである。６−４〜６−１１はＲＳラッ
チであり、Ｓ入力に正のパルスが加わるとＱ出力が１”
に、Ｒ入力に正のパルスが加わるとＱ出力がＯ”になる
。ＲＳラッチ６−４はチャンネルＯ，ＲＳラッチ６−５
はチャンネル１、・・・・・・の一致パルスがＳに与え
られる。６−１２はセレクタであり、Ａ入力に与えられ
た８信号からチャンネルコードＣＨＣ３ビツトによりそ
のうちの１信号を選択してＤより出力する。６−１３は
ラッチであり、ＳＱ倍信号従ってセレクタ６−１２の出
力をラッチする。６−１４はＡＮＤゲートである。

次に第６図に示すＣＤＲ２−４の動作について説明する
。分局器６−１がマスタクロックを分周してＩＯビット
の分局出力をＣＤＲＡＭ６−２のＴ入力へ与える。

ＣＤＲＡＭ６−２の各ワードには任意の値が入っている
が、これらの値の上位１０ビツトが分局器６−１の出力
値と一致するごとに一致パルスをＣ端子より出力する。

　ＣＤＲＡＭ６−２のＡ入力にはＣＯＯ即ちチャンネル
を表す信号が入力しであるので、各ワードはそれぞれの
チャンネルに対応しているので、チャンネルごとに一致
パルスを発生する。この一致パルスはそれぞれをＲＳラ
ッチ６−４〜６−１１へ入力されているので、一致パル
スが発生したチャンネルに対応するＲＳラッチのＱ出力
が′１”にセットされる。ＲＳラッチ６−４〜６−１１
のＱ出力のうちの１つがチャンネルコードＣＨＣに応じ
てセレクタ６−１２により順次選択されラッチ６−１３
にラッチされる。ラッチ６−１３の出力はＡＮＤゲー）
−６−１４に与えられているので、現在セレクタ６−１
２が選択しているＲＳラッチのＱ出力が′１″ならば、
ＡＮＤゲート６−１４に加えられたＳＱ倍信号よってデ
コーダ６−３のＤ出力の該当チャンネルが１″になり上
記のＲＳラッチのＱ出力は′０”にリセットされる。

第７図はメモリ２−５の詳細図である。第７図において
、７−１〜７−４はＲＡＭであり、ＯＥ、　ｌ１ｌＥ、
　Ａ、　Ｄの各機能は前述のＲＡＭ５−４と同じである
。ここで。

ＲＡＭ７−１ニはＷＡＲ，ＥＡＲＬ、ΔＺｌ、ΔＥｌ、
　１Ｅ１．　ＥＡＲ２゜ΔＺ２．　ＡＥ２（７１各レジ
スタが、ＲＡＭ７−２ニはＷＥ２．　ＺＲｌ。

ＡＴＬ、ＦＲ，ΔＷＡＲ，ＺＲ２，ΔＴ２の各レジスタ
が、ＲＡＭ７−３４ｍはＥＲＩ、　ＴＲ１，ＤＩＦＩ、
　Ｄｗｌ、　ＥＲＡ、　ＴＲ２，ＳＴＷ。

ＴＡＢ’　、　ＨＡＤ（７）各レジスタが、ＲＡＭ７−
４ニはＮＯＤ’、　１ＩＥ２゜ＶＬＤ’の各レジスタが
それぞれを８チャンネル分格納されている。なお、ＮＯ
Ｄ’　、　ＴＡＢ’　、　ＶＬＤ’は前述のＲＡＭ５−
４におけるＮＯＤ、　ＴＡＢ、　ＶＬＤのデータを書き
込んだものである。７−５は１ワード１０ビツト１３ワ
ードのＲＯＭであり、第５表、第６表で示した演算シー
ケンスにおけるノート係数ＣＮが記憶されている。

ここでＱは出力、Ａはアドレス入力、　ＯＥは出力制御
端子であり、０Ｅ＝１でＱにＲＯＭの内容が出力され、
０Ｅ＝０の時はＱ＝ハイ・インピーダンスである。ノー
ト係数ＣＮの値は第７表に示すとおりである。なお、Ｒ
ＯＭ７−５の１０ビツトの出力はＨＤババス下位１０ビ
ツトに接続されている。７−６は信号処理器であり、Ｒ
ＡＭ７−４に格納されたＮＯＤ’よりＮＤ（ノートデー
タ）と０ＣＴ（オクターブデータ）を読み出しこれらの
データ及びＰＥフラグに基づいてピッチデチューンデー
タＰＥＤを発生する回路、並びにレジスタＷＥ２のデー
タを読み出してデコードするデコード回路が備えである
。

第８図はＦＡ２−６の詳細図である。第８図において、
８−１〜８−８はラッチであり、５ＥＱ２−２が発生す
るψ１．ψ３の信号で動作している。８−９は加算器で
あり、Ａ入力に与えられた値とＢ入力に与えられた値（
共に１６ビツト）とキャリー人力Ｃｉに与えられた値の
加算を行い、Ｃ及びＣｏより出力する。Ｃｏは演算の結
果生じるキャリー出力である。８−１０゜８−１１はビ
ット処理回路であり、ラッチ８−１．ラッチ８−２によ
る出力のビット操作を行う回路である。

８−１２は論理ゲートであり、ＳＱ倍信号応じてラッチ
８−６の出力を強制的に１１１１７または０″にする。

或いはそのまま出力するといった動作を行う。８−１３
はＲＡＭであり、そのサイズは１ワード９ビツトで１２
ワードのものである。Ａ、　Ｄ、　ＷＥ、　ＯＥの各機
能は前述のＲＡＭ５−４と同じである。Ｄ出力９ビット
はＣバスの下位９ビツトに接続されている。

ＲＡＭ８−１３は位相合わせ（後述）用の位相レジスタ
で、１２音のノートの個々の波形データ読み出し用アド
レス（ＷＡＲ）の位相管理を行う。

第９図（イ）はＭＰＬＹ２−７の詳細図である。第９図
において９−１〜９−９はラッチである。ここでラッチ
９−３にはＬバスのビット９〜ビツト９が、ラッチ９−
５にはＬバスのビット９〜ビツト１２が接続されている
。９−１０はエンコーダである。入出力の関係は第９表
に示すとおりである。　９−１１はシフタであり、工か
ら入力される１６ビツトの信号をＣに入力された制御信
号に従ってシフトしＯより出力する。

シフトの内容は第１０表に示すとおりである。９−１２
はビット処理回路でありＳＱ倍信号応じてラッチ９−３
が出力する信号のビット処理を行う。９−１３はデコー
ダであり人力Ａと出力りとし関係は第１１表に示すとお
りである。９−１４はセレクタであり、Ｃに入力されて
いるＳＱ倍信号応じてＣ＝１ならばＡ、Ｃ＝０ならばＢ
に入力されている１６本の信号を選択してＹより出力す
る。なお、Ａ入力の下位１１ビツトはＧＮＤ　（接地電
位）に接続されている（即ち０”が与えられている）、
　９−１５はシフタで工から入力される１４ビツトの信
号をＣに入力された制御信号に従ってシフトし０より出
力する。シフトの内容は第１２表に示すとおりである。

９−１６は乗算器であり、Ａ入力がこの補数表示による
１２ビツト、Ｂ入力が絶対値の１０ビツトで出力が２の
補数表示による１４ビツトである０通常１２ビット×１
０ビットの演算を行うと２２ビツトの結果が得られるが
、無論乗算器９−１６の出力１４ビツトは２２ビツトの
うちの上位１４ビツトである。故に、乗算器９−１６に
おける入出力の関係は、次式のとおりになる。

Ｃ＝コＬ工」Ｌ なお、ＭＰＬＹ２−７における乗算器９−１６は、゛回
路をより簡略化するために以下の手法を用いている。

通常乗算器を構成する際に、２の補数値１２ビツトＸ絶
対値１０ビツトの乗算器は１１６個の加算器セルにより
２２ビツトの正確な演算結果が得られる。

しかし、本システムにおいては本来得られる２２ビツト
のうちの上位１４ビツトのみを使用する。即ち下位８ビ
ツトの出力は使用しないので本実施例では加算器セル省
略による演算誤差が上位１４ビツトのＬＳＨに影響しな
い下位７ビツト演算用の加算器セルを全部省略している
。そこで、本乗算器９−１６では、下位ビット演算用の
加算器セル２８セルを省略し第９図（ロ）に示すような
構成になっている。

第９図（ロ）において、破線内は同様のセルを略記した
。また、各ブロックはすべて全加算器であり、入力がＡ
、Ｂ、Ｃｉ（キャリー人力）、出力が和Ｓ及びキャリー
Ｃｏである。

第１０図はＩｌｏ　２−１０の詳細図である。第１０図
において１０−１〜１０−８はラッチである。ここで、
ラッチ１０−３はセット付のラッチでラッチの入力はＤ
バスのビット７〜ビツト９に接続されている。１０−９
はシフタセレクタで、Ｃ入力によりＡ入力とＢ入力の切
換及びＡ入力の１ビツトシフトを行う。

１０−１０はビット処理回路であり、ＳＱ倍信号応じて
下位３ビツトを強制的に′１”或いはＩＩ　Ｏｔｊにす
る回路である。１０−１１はデコーダであり、入カニと
出力りの関係は第１３表に示すとおりである。デコーダ
１０−１１のＡ入力にはラッチ１０−７の出力のビット
１２〜ビツト１５が与えられている。１０−１２はセレ
クタであり、Ｃ入力に応じてＡ又はＢに与えられている
信号のいずれかを選択してＹより出力する。

１０−１３はシフタであり、制御端子Ｃの入力に応じて
工からの入力をシフトしてＯより出力する。

１０−１４はノイズ回路であり、ノイズフラグＮＡに応
じて入力データにノイズを混入する。

第１１図（イ）はＭＳ１２−１１の詳細図である。円で
囲った部分がスイッチであり、具体的には第１１図（ロ
）に示すようにＮｃｈのＭＯＳＦＥＴで構成されており
、ＳＱ倍信号１″になるとＭＯＳＦＥＴがオンして縦方
向のラインと横方向のラインが導通しデータが転送され
る。このＭＳ１１２−１１においては高速化のためにデ
ータの転送の直前にすべてのパスラインに各タイムスロ
ット毎にψ１信号によりプリチャージを行った後データ
の転送を行なっている。これはスイッチがＮｃｈ　ＭＯ
ＳＦＥＴで構成されているので、転送されたデータのゞ
１″のレベルがＭＯＳＦＥＴのしきい値電圧分だけ降下
するのを防ぐためである。第１１図（ハ）〜第１１図（
す）はＭＳｗ２−１１にて使用されているスイッチパタ
ーンの例であり、円で囲った交点の箇所がスイッチを介
して接続されている。この例では便宜上各バスが８ビツ
トのものについて説明する。第１１図（ハ）は、スイッ
チによってｂｎとａｎ（ｎ＝ｏ〜７）とを接続したもの
である。第１１図（ニ）はｂＯ〜ｂ３の４本の値と０”
をスイッチによって縦方向のバスに書き込むようにした
ものである。

第１１図（ホ）はｂｏ−ｂ３をａＯ〜ａ３へ、ｃ４〜ｃ
７をａ４〜ａ７へ書き込むようにしたものであり、これ
により、２組のバスに別々に表れているデータを混合し
て他のバスに転送することができるようにしたちのであ
る。第１１図（へ）はビット位置を変換してバスからバ
スへ転送するようにしたもので、このようにスイッチを
配することにより横方向のバスのデータの上下各４ビッ
トを位置を変更して縦方向のバスに転送する。第１１図
（ト）〜第１１図（す）は定数をバスに設定するための
回路例であり、第１１図（ト）はバスにオールＩＩ　Ｏ
Ｐｊを設定する回路、第１１図（チ）はバスに１０１０
１０１０即ちＡＡｌ、を設定する回路である。これは、
スイッチのない部分であるａ７．　ａ５゜ａ３．　ａｌ
はこのスイッチが開く直前にプリチャージによってｕ　
１　ｊ）が書き込まれたものがそのまま保持されること
による。第１１図（す）はフラグＴｏによって定数の値
を変えるようにしたもので、ＴＯ＝０ならば００１．が
バスに書き込まれ、ＴＯ＝１ならばＥＢｌ。

がバスに書き込まれる。第１１図（ハ）〜第１１図（す
）に示すスイッチをＭＳ１１２−１１に用途に応じて配
して選択的に開閉することにより、任意のバスから他の
任意のバスへのデータ転送が必要なビット処理を含めて
可能となる。例えば、ＨＡババスらＡバスへ、ＨＢババ
スらＢバスへ、ＣバスからＨＣバスへ同時にデータを転
送したい時にはＳＶＩ、　５１７．５１１１３を同時に
オンすればよい。また、ＣバスのデータをＬパスとＤバ
スに転送したい時には５Ｗ２８．５Ｗ２９゜５Ｖ３０を
オンすれば、Ｃバス→ＨＬバス→Ｌバス及びＤバスの経
路でデータが転送される。

なお、ＭＳＷ２−１１において、データの転送は第１１
図（ヌ）に示すタイミングで行われている。即ち、φ１
＝１の区間で縦方向、横方向のパスラインのプリチャー
ジを行い、φ１の立ち下りよりφ３の立ち下りまでの区
間でデータの転送を行い、ψ３の立ち下りでラッチする
。ここで、φ３の立ち下りからφ１の立ち上りまでの区
間はラッチ動作を安定に行うための余裕である。

次にデータバンク１−６について説明する６データパン
ク１−６には４種類のデータが格納されている。それは
、（１）ヘッダアドレスデータ、（２）ヘッダデータ、
（３）波形データ、（４）エンベロープデータである。

ここで、ヘッダアドレスデータはヘッダデータがどのア
ドレスに格納しであるかを示す８ビツトのデータであり
、ヘッダデータは波形データ、エンベロープデータの格
納しであるアドレス及びそれらの属性を表わした８バイ
トのデータである。次に上記４種類のデータを更に詳し
く説明する。

（１）　　ヘッダアドレスデータ（ＨＡＤ）このデータ
は各タブレット、各オクターブ、各３鍵ごとに割り当て
られたノートデータをアドレスとしてヘッダデータのア
ドレスを示すデータである。ヘッダアドレスデータの格
納場所は第１４表に示すとおりであり、ビット９〜ビツ
トＳにタブレットデータＴＡＢ、ビット４〜ビット２に
オクターブデー５００丁、ビット１〜ビツト０にノート
データＮＤの上位２ビツト、残りのビットにはすべて１
”が入っている。ここでＴＡＢ、　ＯＣＴ、　ＮＤで構
成される１０ビツトをすＴＤと呼び、その各々°は第１
表に示したものであることは言うまでもない。ヘッダア
ドレスデータによるヘッダデータのアドレスは第１５表
のように示され、ビット１０〜ビツト３にヘッダアドレ
スデータが入り、上位ビットはすべて１”である。また
、下位３ビツトには０００〜１１１のデータを入れる。

（２）へラダデータ（ＨＤ） ヘッダデータは第１５表に示されるアドレスに格納され
ている１ワード８ビツトで８ワードのデータであり、８
ワードの各内容は第１６表に示すとおりである。第１６
表において、Ｃ０ＮＴはコントロールデータであり、こ
のヘッダデータにて示される波形データ、エンベロープ
データの属性を表す、　Ｅｌ″は２種類あるエンベロー
プデータのうちの一方である。他方のエンベロープデー
タＥ２’のスタートアドレスはＳＴＥ＋ΔＳＴＥで与え
られる。Ｗｌ　ｔ、　１２は２種類ある波形データであ
り、１１１のスタートアドレスはＳＴす＋ΔＳＴＷで与
えられる。

なおＣ０ＮＴは第１７表に示すとおりの構成になってお
り、その意味するところは次のとおりである。

Ｐｌｏ：このヘッダデータによる楽音がピアノ型エンベ
ロープを有するかオルガン型エンベロープを有するかを
示すフラグであり、Ｐ１０＝１ならばピアノ型であるこ
とを意味する。

ＯＲＧ　：当該の楽音データが本来どの音域に属してい
たかを示す３ビツトの情報であり。

ＯＲＧと音域の対応は第１８表に示すとおりである。故
に波形データが実際に一周期分として有するサンプル数
がいくつであるかを示す情報でもある。

ｖ８二波形データが１２ビット精度であるか８ビット精
度であるかを示す。ｗ８＝１ならば８ビット精度である
。ｖ８＝１の時には波形データの下位に４ビツトの°′
０”が追加され、波形の振幅レベルは保たれるようにな
っている。

ＰＣＭ　：　ＰＣＭ＝　１で波形データｖ１の立ち上り
部がＰＣＭであることを示す。

ＮＡ：ノイズ信号を楽音信号に重畳する場合に使用する
２ビツトの信号である。

（３）波形データ（ｗｌ、　１２） 前述のように、楽音発生部１−５においては波形データ
として１２ビツトのものと８ビツトのものと２種類を使
いわけている。ここで市販されているＲＯＭについて考
えるとそのほとんどが１ワード８ビット或いはそれ以下
のものであり、１ワード１２ビツトのものは希である。

そこで本発明においては次のように波形をＲＯＭに格納
している。即ち＝８ビットの場合には、ＳＴｗ及びΔＳ
ＴＷによって定まるアドレスより順次１ワードずつ格納
しているが、１ワード１２ビツトの波形データの、場合
は第１２図に示すとおり、上位８ビツトはＳＴＶ＋ΔＳ
ＴＶによって示されるアドレスから順次格納しているが
、下位４ビツトはＳＴｖ＋Δ５ＴＩＩの値を１ビツト右
シフトしてＭＳＢに１を入れたアドレスより下位４ビツ
ト上位４ビットに２ワ一ド分ずつ順次格納しである。例
えば、仮にアドレス０４４４１．にある波形データの上
位８ビツトの下位４ビツトの場所は、アドレス１２２２
□６の上位４ビツトということになり、アドレス０４４
５□１についてはアドレス１２２２．、の下位４ビツト
ということになる。

（４）　　エンベロープデータ（Ｅｌ’、　Ｅ２’）エ
ンベロープデータは１６ビツトで１ワードを構成し、そ
のデータフォーマットは第１９表に示すとおりである。

ΔＴはエンベロープアドレスの更新間隔を決めるデータ
である。Ｓはエンベロープの傾き（増加または減少）を
示すフラグである。Ｚはエンベロープの傾きの大小を示
すフラグであり、ＤＡＴＡはその大きさである。第１９
表に示すデータが第１６表に示すＳＴＥ、ΔＳＴＥによ
って定められたアドレスに従ってデータバンクに格納さ
れている。

以上のようにデータバンクが構成されているので、とな
り合った３鍵ごとに音色の変化を与えることができる一
方、逆に同一オクターブ内にては同じヘッダアドレスデ
ータを有するようにすれば波形データ、エンベロープデ
ータ、ヘッダデータを増すことなく同じ音色の楽音が得
られる。また、各ヘッダデータにおいて任意の波形デー
タ、エンベロープデータが指定できるので、少ない波形
データ及びエンベロープデータであってもその組み合わ
せ方で様々な楽音を発生することも可能である。

次に楽音発生部１−５における押鍵時のイニシャル処理
、ノートクロックの発生方法、エンベロープ発生方法波
形の発生方法について述べる。

（１）　　イニシャル処理 イニシャル処理においては、押鍵により楽音が発生され
る際の各種レジスタの初期設定が行われる。押鍵により
、演算シーケンスはイニシャルモードのロングシーケン
スより開始されるので、加算部において、タイムスロッ
ト１３でＰＤＲが初期設定される。この演算を更に詳し
く述べると、第５図ＲＡＭ５−４よりＰＤＤが読み出さ
れてＨＥババスデータが乗る。同時に第７図信号処理器
７−６よりＨＤババス対してＰＥＤが与えられ、第１１
図（イ）において５Ｗ２１　ト５ＷＩ７がオンシテＰＤ
ＤがＡバス、ＰＥＤがＢバスに乗る。このデータが第８
図に示すところのＦＡ２−６にて加算されてＣバスに演
算結果が乗る。この演算結果が５Ｗ２３を介してＨＥバ
バス乗り、ＲＡＭ５−４にあるレジスタＰＤＲに格納さ
れる。なお、この演算において、ＰＯＤ、　ＰＥＤをＦ
Ａ２−６への転送は実際にＰＯＤ　十ＰＥＤの演算が行
われるタイムスロットの１タイムスロツト前に、また演
算結果のＰＤＲへの格納はＰＤＯ＋　ＰＥＤ演算が行わ
れるｌタイムスロット後に行われる。以下加算演算につ
いてはすべて同様である。次いで、タイムスロット（１
５）〜（１８）にてＴＲＩ、　ＴＲ２，ＺＲＩ、　ＺＲ
２４ｍ”Ｏ”が書き込まれる。コノ動作は、ＴＲＩに０
”を書き込む場合について述べると、タイムスロット（
１５）にて第１１図（イ）のＭＳＷ２−１１においてＳ
す３３及び５ｗｔ３がオンする。５Ｗ３３は第１１図（
ト）のような構成になっており、Ｃバスに０”が与えら
れる。同時に５Ｗ１３がオンしているので、Ｃバスのデ
ータがＨＣパスに与えられ、第７図に示すＲＡＭ７−３
におけるレジスタＴＲＩに′”０″が書き込まれる。

一方データバンク読み出し部においては、次のような動
作をする。以下第１０図を中心に説明する。

ＴＡＢ、　ＮＤ、　ＯＣＴで構成されたＷＲＤによって
ヘッダアドレスデータＨＡＤが読み出される。なお、こ
のイニシャル処理を行うイニシャルモードにおいては、
ラッチ１０−３はＳＱ倍信号より１１１にセットされて
いる。このデータはＩｌｏ　２−１０におけるシフタ１
０−１３によって第１５表に示されるフォーマットにデ
ータが変換されＣバス５Ｗ１５．　ＨＣバスを介してＲ
ＡＭ７−３のレジスタＨＡＤに格納される。この動作と
同時に、データバンクより読み出されたヘッダアドレス
データＨＡＤは、ラッチ１０−８、ラッチ１０−６で次
々とラッチされ、シフタセレクタ１０−９にて第１５表
に示すとおりのフォーマットにデータが変換されてラッ
チ１０−４にラッチされる。ラッチ１Ｏ−４の出力に対
し。

先ずビット処理回路１０−１０で下位３ビツトに対して
０００が与えられてコントロールデータＣ０ＮＴがデー
タバンク１−６より読み出されラッチ１０−８を介して
ラッチ１０−７の上位８ビツトにラッチされる。コント
ロールデータＣ０ＮＴはセレクタ１０−１２、シフタ１
０−１３、ノイズ回路１０−１４．ラッチ１０−２を介
し、ＣバスよりＲＡＭ５−４のレジスタＣ０ＮＴに格納
される。一方、ラッチ１０−７の上位４ビツトはデコー
ダ１０−１１に接続されているので第１４表に示す真理
値表に従って１６ビツトのデータが得られる。但し、こ
の時にデコーダ１０−１１のＣ入力は１″となっている
。

セレクタ１０−１２がこのデコーダ出力をセレクトし、
シフタ１０−１３が６ビツト右シフトして出力する。

ここで、このシフタ１０−１３の出力について考えると
、ラッチ１０−７よりデコーダ１０−１１へ入力されて
いるデータはＰｌｏ及びＯＲＧ　３ビツトである。今デ
コーダ１０−１１のＣ入力は１′′であるので、デコー
ダ１０−１１の出力はＯＲＧ　３ビツトのみによって定
まる。

故にデコーダ１０−１１の出力をシフタ１０−１３で６
ビツト右シフトした値は第１８表に示した値となる。こ
の値がノイズ回路１０−１４、ラッチ１０−２を介して
Ｃバスに与えられ、ＭＳＷ２−１１において５Ｗ１５を
介してＲＡＭ７−３のレジスタＤＩＦＩに格納される。

次にラッチ１０−４の出力に対し、ビット処理回路１０
−１０が下位３ビツトに対し、ｏｏｉ、次いで０１０を
与え、ヘッダデータのＳＴＥの上位、下位の各８ビツト
を読み出す。このＳＴＥの値がセレクタ１０−１２、シ
フタ１０−１３、ノイズ回路１０−１４．ラッチ１０−
２を介してＣバスに与えられ、ＭＳＷ２−１１において
ＳＷ５を介してＲＡＭ７−１のレジスタＥＡＲ１へ格納
される。

次にショートシーケンスに入る。ショートシーケンスは
２回実行される。タイムスロット（１）でＰＤＲとＪＤ
が加算されるが、ここでＪＤは定数でありＭＳＷ２−１
１において５Ｗ３２をオンすることにより得られる。５
Ｗ３２は第１１図（チ）に示すような構成になっており
、ＪＤ＝４５Ｂ、、どなっている。この加算結果に対し
てノート係数ＣＮを掛は合わせてＦＲを得る。

この一連の日算を詳しく述べると、ＰＤＲ＋　ＪＤがタ
イムスロット（１）で演算され、その結果が前述のとお
りタイムスロット（２）にてＣバスに与えら九る。ココ
でＭＳＷ２−１１ニおイテ５Ｗ２８．５ｌｉ１２９がオ
ンジ、Ｃバス→Ｉ化バス→Ｌバスの順でデータが転送さ
れ、第９図（イ）におけるＮ円、Ｙ２−７のラッチ９−
１にラッチされる。次のタイムスロット（３）において
、第７図のＲＯＭ７−５よりノートデータＮＤに応じた
ＣＮの値が読み出され、ＨＤＣバス与えられる。この値
がＭＳＷ２−１１における５ｖ１９を介してＬバスに与
えられ、ＭＰＬＹ２−７のラッチ９−３にラッチされる
。ラッチ９−１の出力はシフタ９−１１を介してラッチ
９−２へ、ラッチ９−３の出力はビット処理回路を介し
てラッチ９−４へ送られラッチされる。故にラッチ９−
２にはＰＤＲ＋　ＪＤの値が、ラッチ９−４には、ＣＮ
の値がラッチされている。次いで乗算器９−１６が（Ｐ
ＤＲ＋　ＪＤ）とＣＮの積を算出し、シフタ９−１５を
介してラッチ９−８へ送出されラッチされる。なおこれ
らの一連の動作において、シフタ９−１１、ビット処理
回路９−１２、シフタ９−１５はデータをスルーさせる
ように動作する。

即ちエンコーダ９−１０のＣ入力にはパ１”が与えられ
ている。ラッチ９−８の値がＬバスよりＭＳＷ２−１１
の８ｗ９を介してＲＡＭ７−２のレジスタＦＲに格納さ
れる。故に、タイムスロット（２）において、ＯＲＧ＋
ＯＣＴ＋　１が演算される。この演算において、＋１の
動作は第８図のＦＡ２−６における論理ゲート８−１２
によって行われる。即ち該当のタイムスロットで論理ゲ
ート８−１２が強制的にＩｔ　１１ｊを出力すればラッ
チ８−５が１″をラッチし、加算器のＣｉ大入力１”を
与えるものである。この演算の意味するところは次のと
おりである。即ち：　　ＯＲＧは波形データが本来どの
音域に属するかを示す値（これを仮にＮとする）をオク
ターブデータＯＣＴの逆論理をとった形で示すものであ
る。ＯＣＴとＯＲＧと、波形サンプル数の関係を第１８
表と第２２表に示す。故にＯＲＧ＋１は−Ｎを表わすこ
とになる。つまり、 ＯＲＧ　＋　ＯＣＴ　＋　　１　　＝　ＯＣＴ　−Ｎと
いうことであり、これは、現在発生しようとしている楽
音信号の音域と実際に使用しようとしている波形データ
の本来の音域との差、即ちオクターブシフトの量を示す
値である。つまり、原波形を何オクターブ高い音域の音
として読み出すかを示す。この値は一旦ＲＡＭ７−４の
レジスタＷＥ２に格納され、次いで、信号処理器７−６
でデコードされてＲＡＭ７−２（７）　１７ジＸ夕ＡＷ
ＡＲに格納されル＋１０ＲＧ＋ＯＣＴ＋１の値に対する
ΔＷＡＲの値は第２０表に示すとおりである。

以下、タイムスロット（４）でＥＡＲ２，同（６）、　
（８）。

（９）、　（１０）テｌｌ、　ＥＲＩ、　ＷＦ２．　Ｉ
ＩＥＩ、　ＷＲ２（７）各レジスタの初期設定を行って
いる。

一方データバンク読み出し部においては、前述のロング
シーケンスでＲＡＭ７−３に格納したヘッダアドレスデ
ータＨＡＤを読み出し、Ｄバス→ラッチ１０−１→シフ
タセレクタ１０−９を介してラッチ１０−４にラッチし
、ビット処理回路ｔｏ−ｉｏで下位３ビツトに００１を
入力してデータバンクよりヘッダデータのΔＳＴＥを読
み出す。この値はラッチ１０−７→セレクタ１０−１２
→シフタ１０−１３→ノイズ回路１０−１４→ラッチ１
０−２を介してＤバスへ与えられ、ＭＳＶ２−１１にお
いて５１１２６．５Ｗ３０を介してＡバスへ入力されて
ＦＡ２−６にてＥＡＲ１と加算される。次いでＲＡＭ７
−１のレジスタＥＡＲＬに格納しであるＳＴＥ　（エン
ベロープデータＥｌ’のスタートアドレス）が読み出さ
れ、Ｄバス→ラッチ１０−１→シフタセレクタ１０−９
を介してラッチ１０−４にラッチされる。ラッチ１０−
４の出力はビット処理回路１０−１０によってＬＳＢに
０２次いで１１″が入力されて、第１９表に示されてい
るとおりの２バイトのエンベロープデータを読み出す。

この値１６ビツトがラッチ１０−７にラッチされる。ラ
ッチ１０−７の出力に従って、初回のショートシーケン
スでΔＴｌ。

ΔＥｌ、ΔＺ１．２回目のショートシーケンスでΔＴ２
゜ΔＥ２．ΔＺ２．の値を発生する。先ず、デコーダ１
０−１１にはラッチ１０−７の上位４ビツトが入力され
ているが、ラッチ１０−７の上位４ビツトには第１９表
に示すところの６丁の値が入っている。故にデコーダ１
０−１１はΔＴを第１３表に従ってデコードし、セレク
タ１０−１２へ出力する。セレクタ１０−１２において
は、この時Ｃ＝１となってＢ入力を選択しシフタ１０−
１３へ出力する。このセレクタ１０−１２出力はシフタ
１０−１３、ノイズ回路１０−１４においては何らビッ
ト操作が行われることなくラッチ１０−２を介してＤバ
スニ与えられ、ＭＳＷ２−１１ニおイテ５Ｗ１０．　Ｈ
ａババス介してＲＡＭ７−２のレジスタΔＴ１に格納さ
れる。

ΔＥｌ、ΔＺｌ、ΔＥ２．ΔＺ２は、第１９表に示され
るところのＺ、Ｓ、ＤＡＴＡに応じてシフタ１０−１３
にてビット操作が行われて各レジスタへ格納される。ど
のようなビット操作が行われるかについては第１３図に
示すとおりである。第１９表におけるＺの値に応じて、
データフォーマットが異なる事を示している。

次に、データバンク１−６よりΔＳＴＥを読み出す時と
同様にＲＡＭ７−３よりレジスタＨＡＤの値を読み出し
てラッチ１０−４にラッチし、ビット処理回路１０−１
０にてヘッダアドレスデータＨＡＤの下位３ビツトに対
し初回のイニシャルモードでは１００９次いで１０１゜
２回目のイニシャルモードでは１１０２次いで１１１を
与えることによりデータバンク１−６よりＳＴＷ　。

ΔＳＴＷを読み出し、ＳＴＷをＲＡＭ７−３ノ１７ジス
タ５ＴＩＩ　。

ΔＳＴＷをＲＡＭ７−１（７）　Ｌ／ジスタＷＡＲニ格
納する。

以上により、すべてのレジスタの初期設定が完了する。

（２）　　ノートクロックの発生方法 先ず楽音発生部１−５で用いているノートクロック発生
法の原理について第３図とともに説明する。

第３図において、３−１は分周器であり端子ＣＫに入力
されているマスタクロックを分周し、１０ビツトの分周
出力をＱより出力する。３−２は比較器で。

Ａ入力及びＳ入力の比較を行い、Ａ＝Ｂとなった時にＱ
より１″を出力する。３−３はフリップフロップであり
、ＣＫ大入力立上りでＳ入力に与えられた信号をとり込
みＱより出力する。３−４は加算器であり、Ａ入力とＳ
入力の和をＣより出力する。

３−５は加算器３−４のＳ入力に対して定数Ｍを入力す
る定数回路である。３−６はＲＳラッチであり、Ｓ入力
に正のパルスが入るとＱ＝１となり、Ｒ入力に正のパル
スが入るとＱ＝Ｏとなる。３−７はディレィ回路であり
、入力信号を遅延させて出力する。

３−８はＡＮＤゲートである。

次に第３図の動作を説明する。まず、ＲＳラッチ３−６
のＱ出力がＩＩ　Ｏ＃＋であるとすると、ＡＮＤゲート
３−８の出力は常時＋００”であるのでフリップフロッ
プ３−３のＱ出力は一定である。一方分局器はマスタク
ロックの分周より、０００１．から３ＦＦ１．をくり返
す１０ビツトのＱを出力する。仮にフリップフロップ３
−３の出力がＮであったとすると、当然０００□、≦Ｎ
≦３ＦＦ１．であるので必ずいつか分局器３−１のＱ出
力＝Ｎとなる瞬間が存在し、この時は比較器３−２のＱ
出力より一致パルスが出力される。

すると、この一致パルスＲＳラッチ３−６のＳ入力に入
っているためにＲＳラッチ３−６のＱ出力は１″となり
書き込みパルスがＡＮＤゲート３−８より出力される。

フリップフロップ３−３のＳ入力には加算器３−４のＣ
出力が与えられているのでＮ＋Ｍの値が書き込まれる。

と同時に、書き込みパルスはディレィ回路３−７で遅延
された後ＲＳラッチ３−６のＱ出力をＩｔ　ＯＦ＃にす
る。このため、再びフリップフロップ３−３のＱ出力は
一定となるが、値はＮからＮ＋Ｍに変化している。故に
次は分局器３−１のＱ出力がＮ＋Ｍになった時に一致パ
ルスを発生することになる。これをくり返すことにより
、比較器３−２は分局器３−１の出力値がＮ、Ｎ＋Ｍ、
Ｎ＋２Ｍ・・・・・・どなった時にパルスを発生する。

つまり分局器３−１がマスタクロックをＭ回カウントす
るごとに一致パルスを発生することになる。また、 Ｎ　＋　ｎＭ　＞　３ＦＦｚ　ｂとなる場合においては
、加算器３−４の出力はオーバフローの後Ｎ　＋　ｎＭ
　−３ＦＦ１．となるためにやはりマスタクロックをＭ
回カウントした時に一致パルスが発生されることは言う
までもない。つまり、この比較器３−２の一致パルスを
ノートクロックとし、定数Ｍを変化させれば種々の周期
のノートクロックが得られることになり、その周波数は
（マスタクロックの周波数）十Ｍとなる。

また、ＳＲラッチ３−６のＱ出力が計算要求フラグＣＬ
ＲＱに相当する。

以上が本発明におけるノートクロック発生法の原理であ
る。

次に、第１図に示す楽音発生部１−５におけるノートク
ロックの発生の演算シーケンスの詳細について説明する
。

鍵盤１−１にて鍵が押圧され、マイコン１−４が楽音発
生部１−５に対して楽音の発生を指示すると、前述のよ
うに演算シーケンスがイニシャルモードロングシーケン
スより開始する。先ずタイムスロット（１３）で、 ＰＤＤ　＋　ＰＥＤ　４　ＰＤＲ・・・・・・（２−１
）次いで、ショートシーケンスに入りタイムスロット（
」）・・・（６）で ＰＤＲ＋　ＪＤ→Ｌ、Ｂ、　　　　　　　　　・・・・
・・（２−２）Ｃ，Ｂ、　ＸＣＮ　−＋　ＦＲ・・・・
・・（２−３）の演算が行われる。次いでノーマルモー
ドになり。

ショートシーケンスのタイムスロット（９）でＦＲ＋　
ＣＤＲ→ＦＲ・・・・・・（２−４）ロングシーケンス
のタイムスロット（１４）〜（１８）でＰＤＲ＋　ＪＤ
→Ｌ、Ｂ、　　　　　　　　　・・・・・・（２−５）
Ｃ，Ｂ、　Ｘ　ＣＮ　−＋　ＦＲ・・・・・・（２−６
）ＰＤＤ　＋　ＰＥＤ−４ＰＤＲ・・・・・・（２−７
）の演算が行われる。ここで、Ｐ［）Ｄは第１表に示し
たＰＤＤ即ちピッチデチューンデータであり、ＰＥＤは
前述のピッチエクステントデータである。ＪＤは定数で
あり１１１５．、　（１６進数では４５Ｂ）という値が
セットしである。ノート係数ＣＮはアサインされた音名
により定まる値であり、音名とＣＮの関係は第７表に示
しである。第５表、第６表の説明にて述べたとおり、演
算（２−２）、　（２−３）及び演算（２−５）、　（
２−６）は下式のとおりに表せる。

（ＰＤＲ＋　ＪＤ）　Ｘ　ＣＮ−＋ＦＲ・・・・・・（
２−８）ここで、ＰＤＲはＰＤＤ　＋　ＰＥＤであるの
で演算（２−８）は。

（ＰＤＤ　＋　ＰＥＤ　＋　ＪＤ）　　Ｘ　　ＣＮ　−
ｅ　ＦＲ・・・・・・（２−９）となる。このＦＲの値
を演算（２−４）で示すようにＣＤＨに累算する。前述
のようにこの累算はノートクロックが発生するごとに一
回行われる。故にＣＤＨの初期値をＮとすると、ＣＤＲ
の値はＮ、　Ｎ＋ＦＲ。

Ｎ＋２ＸＦＲ，・・・・・・と変化する。このＣＤＨの
上位１０ビツトの値とマスタクロックを順次分周して得
た１０ビツトの分局信号とを比較し、一致パルスを発生
するようにしているので、実際には、−Ｎ−及土胆　　
及＋２ム胆　・・・・・・　トノ比較８’８’８’ を行うことになり、　ＣＤＨの上位１０ビツトが第３図
Ｒ のフリップフロップ３−３に相当し、■が第３図の定数
回路３−５の値Ｍに相当する。故に上記（２−１）〜（
２−７）の演算を行えば一定周期のノートクロックが得
られ、その周波数は 、　　ＦＲ （マスタクロック周波数）〒工となる。

（３）波形発生方法 第１図楽音発生部１−５に示すところの波形発生方法は
大別して次の５ステツプに分けられる。即ち： ■　アドレス発生 データバンク１−６より波形データを読み出す際のアド
レスを発生させる。

■　波形読み出し 上記のアドレスで指定された波形データをデータバンク
１−６より読み出し、コントロールデータＣ０ＮＴに応
じたビット処理を行う。

■　エンベロープ乗算 ■　２波混合 ■　ＣＮ乗算 以下各ステップを詳しく説明する。

■　アドレス発生 押鍵によるイニシャル設定にてヘッダーデータの５ＴＶ
（ｖ２のスタートアドレス）、ΔＳＴｗ（％１１のワー
ド数）、ＤＩＦＩ（１波形に含まれるサンプル数）がレ
ジスタＳＴＶ、　ｗＡＲ，ＤＩＦＩに格納され、また演
算によってレジスタΔＷＡＲが定まる。これらのデータ
に基づきノーマルモードにてアドレス発生を行うわけで
あるが、以下の処理において波形データにＰＣＭ部があ
る場合（ＰＣＭ＝１）とない場合（Ｐ側＝０）でアドレ
ス発生が異なるのでＰＣＭ部がある場合とＰＣＭがない
場合に分けて説明する。

匹」１娼澤へ４企 第６表に示すとおり、タイムスロット（２）にて。

ＳＴＶとｗＡＲの和を求め、この和でもってデータバン
ク１−６から波形１の読み出しを行い、タイムスロット
（４）にて上記の和に更にＤＩＦＩを加えたもの即ちＳ
ＴＶ＋ＶＡＲ＋ＤＩＦ１（７）値でデータバンク１−６
から波形２の読み出しを行っている。ここで、５Ｔ１１
は波形２の先頭アドレスであり、レジスタｗＡＲには初
期値としてΔＳＴＶ即ち波形１に含まれるワード数の負
数が入っており、タイムスロット（７）にて八ＷＡＲを
累算していく、故にＳＴＷ　＋　ＷＡＲの値は、波形１
の先頭アドレスより順次ΔＷＡＲの値ごとに増加する値
となる。また、ＳＴ　＋　ｖＡＲ＋　ＤＩＦＩの値はこ
の値にＤＩＦＩを加えたものであるので、波形２の先頭
アドレスよりΔｗＡＲおきに増加する値となる。

ここで、ΔｗＡＲは、波形の読みとばしを表わす値であ
るので１以上のようにして波形１及び波形２に対するア
ドレスを発生することができる。

また、本発音発生部１−５においては、　ＰＣＭ部が無
しで、且つソロフラグ５ＱＬ＝Ｏで且つオクターブシフ
トが行われない場合に位相合わせを行う。位相合わせの
方法は、演算シーケンスがイニシャルモードからノーマ
ルモードに転じた時の初回のタイムスロット（７）に演
算結果としてＲＡＭ８−１３における同音名をアドレス
とするデータ９ビツトをレジスタＭＡＲに格納する。Ｒ
ＡＭ８−１３の出力は９ビツトであるが、Ｃバスはプリ
チャージされているので全１６ビツトの前述の９ビツト
より上位７ビツトには１”が入る。２回目以降のタイム
スロット（７）の演算結果は、第６表に示すとおりレジ
スタＷＡＲに格納されるとともにＲＡＭ８−１３におけ
る同音名をアドレスとするレジスタ（位相レジスタ）に
更新される。このようにすることにより、他のチャンネ
ルで同音名の楽音を既に発生している場合であっても、
そのチャンネルにおけるレジスタＩＩＩＡＨの値がＲＡ
Ｍ８−１３を介してこれから楽音を発生しようとしてい
るチャンネルのレジスタＷＡＲに与えられるためにこれ
ら２チャンネル間での位相を合わせることが可能となる
。

ここで、タイムスロット（７）の演算ＷＡＲ＋ΔＷＡＲ
について述べる。

υＡＲ＋ΔＷＡＲ≧Ｏとなると音域とは無関係に演算結
果としてＣバスには−５１２，（ＦＦＯＯ，、）が与え
られる。オクターブシフトが無い場合はΔＷＡＲ＝１で
あるので、レジスタＷＡＲの値は５１２を周期としてく
り返すことになる。

以上により同じノートを発生する複数チャンネルの各々
のレジスタＩＩＡＲは常に同一となるので５異なる複数
チャンネルの発生する同じノートの波形の位相が完全に
一致することとなり１位相合わせが実現される。

次にタイムスロット（２）における演算ＳＴＷ　＋　Ｗ
ＡＲを更に詳しく説明する。

ＲＡＭ７−３のレジスタＳＴＷよりデータが読み出され
、ＭＳ１１２−１１に示すところのＨＣバス、５ｗ１１
、Ａバスを介しクロックψ３によりＦＡ２−６のラッチ
８−１にラッチされる。同時にＲＡＭ７−１のレジスタ
ＷＡＲの値がＨＡバス＋　５ｗ２、Ｂバスを介しクロッ
クψ３によりＦＡ２−６のラッチ８−２にラッチされる
。ラッチ８−１の出力は、ビット処理回路８−１０では
何らのビット処理を受けずにクロックψ１によってラッ
チ８−３にラッチされる。一方、ラッチ８−２の出力は
、ビット処理回路８−１１においてＯＲＧを入力として
第２１表に示すとおりのビット処理が行われた後クロッ
クφ１でラッチ８−４にラッチされる。加算器８−９が
ラッチ８−３、ラッチ８−４の出力を加算し、ラッチ８
−７、ラッチ８−８を介してＣバスへ与えられる。ビッ
ト処理回路８−１１において上記のようなビット処理を
行うことにより、レジスタＷＡＲが５１２を周期として
変化しているにもかかわらず、各オクターブに応じた周
期で変化していくことになる。例えば、０ＲＧ＝　５　
、０ＣＴ＝　２の場合はオクターブシフトはなくイニシ
ャル処理の項で述べたとおりΔＷＡＲ＝１である。また
第２１表より、レジスタＷＡＲのビット７．８が常に１
になるので、タイムスロット（２）の演算結果は仮にＳ
ＴＷ’　＝　Ｏとすると−１０，−９，・・・−１，−
１２８，・−１２７，・・・−１，−１２８・・・ となって１２８の周期でくり返すことになる。また、０
ＲＧ＝４．０ＣＴ＝５の場合は２オクターブシフトとな
りΔＷＡＲ＝４となる。また第２１表によりレジスタｗ
ＡＲのビット６．７．８が常に１になるので同様に −４０，・・・−８，−４，−６４，−６０，−５６・
・・−４，−６４，・・・ となって１６の周期でくり返すことになる。

０ＣＴ＝２の時くり返し周期が１２８であり、０ＣＴ＝
５の時くり返し周期が１６であることは、第２２表によ
り所望の波形ポイントが得られていることを示している
。

また０ＲＧ＝　４　、０ＣＴ＝　５　（７）際、レジス
タＷＡＲが４ずつ歩進していることは、第１８表に示さ
れる通り波形サンプル数６４のデータを４サンプルに１
点ずつ得ることにより本来の波形データのオクターブを
２オクターブ上げることができることを示している。

匹１１友癲３己Ｆ色 ＰＣＭ部がある場合のアドレス発生はＰＣＭ部がない場
合と比較してタイムスロット（２）における演算が異な
り、他は同様である。

タイムスロット（２）においてはＳＴＲ＋　ＷＡＲの演
算が行われる。即ち： ＲＡＭ７−３のレジスタＳＴＷよりデータが読み出され
、ＨＣバス、５ＷＩＩ、Ａバスを介してクロックψ３に
よりＦＡ２−６のラッチ８−１にラッチされる。同時に
、ＲＡＭ７−１のレジスタＷＡＲの値がＨＡババスＳＷ
２．Ｂバスを介してＦＡ　２−６のラッチ８−２にラッ
チされる。ここで、ラッチ８−１の出力はビット処理回
路８−１０、ラッチ８−２の出力はビット処理回路８−
１１に入力されるが双方の出力ともビット処理を行われ
ることなくラッチ８−３、ラッチ８−４へ送られ、加算
器８−９にて加算される。

ここで、レジスタＷＡＲの値について考えると、ＰＣＭ
　部がない場合にはレジスタＷＡＲには初期値として波
形−周期に含まれるサンプル数の負数が書き込まれるが
、ＰＣＭ部がある場合には、レジスタＭＡＲの初期値と
してＰＣＭ部として用いる波形のすべてのサンプル数の
負数が書き込まれる。故に、タイムスロット（２）の演
算結果はデータバンク１−６における波形１のＰＣＭ部
先頭アドレスから順次ＡＷＡＲずつ増加した値となる。

ＰＣＭ部終了の検出はタイムスロット（７）における演
算において ｌ１ＡＲ＋ΔＷＡＲ≧Ｏとなることを検出して行い、Ｐ
ＣＭ部終了後のアドレス発生はＰＣＭ部がない場合と全
く同じであり、ビット処理回路８−１１によるビット処
理が行われる。

なお、楽音発生部１−５におけるアドレス演算は１６ビ
ツトであるが、１６ビツトのアドレス信号では充分でな
い場合が当然考えられる。そこで、本楽音発生部１−５
においては、タブレットデータＴＡＢの上位３ビツトを
用いてアドレス空間が拡張できるようになっている。Ｉ
ｌｏ　２−１０におけるラッチ１０−３がアドレス空間
拡張用のラッチであり、ラッチ１０−３にタブレットデ
ータＴＡＢの上位３ビツトがラッチされる。即ち： 押鍵によりイニシャルモードになると、ＲＡＭ５−４に
格納されたタブレットデータがＭＳＷ２−１１を介して
ＲＡＭ７−３のレジスタＴＡＢ’に格納される。次いで
ノーマルモードに入ると、ＲＡＭ７−３のレジスタＴＡ
Ｂ’の値が読み出され、ＭＳＷ２−１１を介してＩｌｏ
　２−１０におけるラッチ１０−３にラッチされる。こ
のようにして内部演算は１６ビツトでありながら１９ビ
ツトのアドレス空間をアクセスすることができる。

■　波形読み出し 波形読み出しはタイムスロット（２）、　（４）にて行
われたアドレスに基づいて行われる。タイムスロット（
２）による演算結果はＣバス、５Ｗ２８．　ＨＬババス
５Ｗ３０、Ｄバスを介してＩｌｏ　２−１０のラッチ１
０−１にラッチされる。まず、ラッチ１０−１の出力が
シフタセレクタ１０−９、ラッチ１０−４、ビット処理
回路１０−１０を介してラッチ１０−５にラッチされて
ラッチ１０−３によるデータとともにデータバンク１−
６を読み出し、データバンク１−６の出力がラッチ１０
−８にラッチされる。次いで、ラッチ１０−１の出力が
シフタセレクタ１０−９にて１ビツト右シフトされ、Ｍ
ＳＢにパ１”が加えられてラッチ１０−４でラッチされ
る。ランチ１０−４の出力がビット処理回路１０−１０
を介してランチ１Ｏ−５にラッチされ、ラッチ１０−３
によるデータとともにデータバンク１−６を読み出し、
データバンク１−６の出力がラッチ１０−７にラッチさ
れる。この時ラッチ１０−７の上位８ビツトにはラッチ
１０−８の出力が与えられているので、前回のデータバ
ンク１−６の値とともにラッチされる。ここで、ラッチ
１０−７の下位８ビツトにラッチされたデータは、デー
タバンクの項で述べたとおり１２ビツト波形の下位４ビ
ツト２ワード分に相当する。ラッチ１０−７の出力はセ
レクタ１０−１２を介してシフタ１０−１３に与えられ
、上位８ビツトは４ビツト右にシフトされ、ラッチ１０
−１の出力のＬＳＢ＝Ｏならば下位８ビツトも４ビツト
右シフトされ、ＬＳＢ＝１ならば下位４ビツトがシフト
されずにシフタ１０−１３より出力される。ここで、コ
ントロールデータＣ０ＮＴにおいてｗ８＝１即ち８ビツ
ト波形の指定がある場合には、シフタ１０−１３は下位
４ビツトを０”にして出力する。シフタ１０−１３の出
力はノイズ回路１０−１４、ラッチ１０−２を介してＤ
バスに与えられ、ＭＳＷ２−１１を介してＲＡＭ７−３
のレジスタＩＩＩＲＩに格納される。この値が波形１の
波形データである。

タイムスロット（４）によって得られたアドレスについ
ても同様の処理が行われる。ただし、コントロールデー
タＣ０ＮＴにおいてＮＡ　＝　００でない場合にはノイ
ズ回路１０−１４においてノイズ信号が加えられる。Ａ
Ｎ＝０１の時にはビット９が、ＮＡ＝１０の時にはビッ
ト１０が、ＮＡ＝１１の時にはビット９及び１０がノイ
ズ信号におきかえられる。このようにして、加算器を用
いずにノイズ信号を重畳している。これが波形２の波形
データとしてＲＡＭ７−２のレジスタＶＲ２に格納され
る。

本実施例では１２ビツトの波形データの第９ビツトと第
１０ビツトとをＮＡ倍信号より選択的にノイズ信号に置
き換える例を示したが、どのビットをノイズ信号に置き
換えるかは全く自由であり、ビット位置を変えることに
よりノイズの音量をおさえることができる。

第１０図（イ）におけるノイズ回路１０−１４の具体回
路例を第１０図（ロ）〜第１０図（ホ）に示す。

Ａはノイズを付与すべきビットの入力信号、Ｃはノイズ
を付与すべきビットの出力信号であり、Ｂは付加すべき
ノイズ信号、ＮＡはノイズ付加を指示する信号、ＳＱは
ノイズを付加するタイミングを表すシーケンス信号であ
る。つまりＮＡの指示により所定のタイミングで、ノイ
ズ信号（Ｂ）によりデータの所定のビット信号（Ａ）に
ビット操作を行う。

ＳＱ倍信号必要な理由は、この所定のビットのデータラ
インには、ノイズ付加すべきデータ以外の様々なデータ
が通っているので、ノイズ付加すべきデータの通るタイ
ミングをＳＱ倍信号よって指示する必要があるためであ
る。

第１０図（ロ）は、波形データのビットＡをノイズ信号
に置き換える例である。

第１０図（ハ）は、波形データのビットＡとノイズ信号
との論理和をとって、ビットＡと置き換える例である。

第１θ図（ニ）は、波形データのビットＡとノイズ信号
との論理積をとり、ビットＡと置き換える例である。

第１０図（ホ）は、波形データのビットＡとノイズ信号
との排他的論理和をとり、ビットＡと置き換える例であ
る。

ノイズ付与の目的は、楽器音に生々しさを与えるための
もので特にフルート等には息づきの音として不可欠であ
る。

第１０図（ロ）の例では、波形データの特定ビットをノ
イズと置き換えるだけであるから、波形つまり音色とは
無関係にノイズが加えられる。それに対し第１０図（ハ
）〜第１０図（ホ）の例では、音色とノイズ間には何ら
かの関係がある。これらは適応楽器の特性に合わせて選
択できる。

以上、波形データの所定ビットにノイズ信号を付与する
例を示したが、ノイズ付与はこれに限らない。

同様にエンベロープＥ１またはＥ２の所定ビットにノイ
ズ信号を付与することも本発明に含む、この場合第１０
図（ロ）〜第１０＠（ホ）に示したノイズ回路を第８図
の加算器８−９以後に設ける。

同様に楽音信号、　ＷＥＩ又はＷＢ２又は（ＷＥＩ　＋
　ｗＥ２）　Ｘ　ＶＬＤの所定ビットにノイズ信号を付
与することも本発明に含む、この場合、ノイズ回路を第
９図の乗算器９−１６以後に設ける。

■　エンベロープ乗算 上記のようにして波形１．波形２の２種類の波形データ
が得られたが、この波形データに対してエンベロープの
乗算を行う、波形１に対するエンベロープはＲＡＭ？−
３のレジスタＥＲＩに、波形２に対するエンベロープは
ＲＡＭ７−３のレジスタＥＲ２に入っている。ここで、
エンベロープについて述べると、エンベロープは指数部
４ビツト仮数部９ビットの１３ビット浮動小数点表示に
なっている。エンベロープ乗算は各チャンネル２回行わ
れるがそれぞれの動作は同様であるので、タイムスロッ
ト（７）〜（９）におけるｗａｉｘＥＲｉの演算につい
て説明する。

ＲＡＭ７−３＋７）　Ｌ／ジスタＥＲ１（７）データが
ＭＳＶ２−１１を介してＭＰＬＹ２−７のラッチ９−３
及びラッチ９−５にラッチされる。ここで、ラッチ９−
３にはレジスタＥＲＩの下位１０ビツトが、ラッチ９−
５にはレジスタＥＲＩのビット９−１２がラッチされる
。次いでＲＡＭ７−３のレジスタｖＲ１ノデータカ＜Ｍ
ｓｗｚ−ｔｔを介してＭＰＬＹ２−７のラッチ９−１に
ラッチされる。ラッチ９−３の出力はビット処理回路９
−１２においてそのＭＳＢが１Ｈにされてラッチ９−４
にラッチされる。即ち、ラッチ９−４にはエンベロープ
の仮定部がラッチされる。ラッチ９−１の出力はシフタ
９−１１を介してラッチ９−２にラッチされる。この際
エンコーダ９−１０のＣ入力にはＳＱ倍信号よって１が
与えられており、シフタ９−１１のＣ入力には００００
１が与えられる。故にシフタ９−１１はラッチ９−１の
下位１２ビット即ちデータバンク１−６より読み出した
波形１の波形データ１２ビツトをラッチ９−２へ送出す
る０乗算器９−１６がラッチ９−２及びラッチ９−４の
データの乗算を行い、積１４ビットがラッチ９−７にラ
ッチされ、シフタ９−１５へ送出される。

一方、ラッチ９−５にはエンベロープの指数部がラッチ
されており、ラッチ９−６を介してデゴーダ９−１３に
てデコードされ、セレクタ９−１４を介してシフタ９−
１５に制御信号として与えられる。故に、ラッチ９−７
の出力はエンベロープの指数部によってシフトされ、ラ
ッチ９−８にてラッチされる。このようにして、固定小
数点の波形データと浮動小数点のエンベロープの乗算が
行われる。ラッチ９−８の出力はＬバスよりＭＳＷ２−
１１を介してＲＡＭ７−１のレジスタＷＥＩに格納され
る。波形２の波形データとエンベロープの乗算も同様に
して行われＲＡＭ７−４のレジスタＩＩＥ２に格納され
る。

■　２波混合 上記のようにして、レジスタｔｌｌＥ１．　ＶＢ２に波
形が格納された。このステップではＩＩＥＩとＷＢ２の
和を求める。タイムスロット（１）における演算がこれ
に相当する。

■　ＣＮ乗算 タイムスロット（１）で２波混合を行うが、本楽音発生
部１−５においては、ＡＢＭ２−９及びフィルタ１−７
の特性によっては音名に応じて発生される音圧レベルが
異なる場合がある。このための補正を行うのがＣＮ乗算
である。ここでは補正の為の係数としてノート係数ＣＮ
をそのまま用いている。タイムスロット（１）における
ＶＢ２　＋　ＩＩＥＩの演算結果が、Ｃバスより５Ｗ２
８、肛バス、５Ｗ２９、Ｌバスを介してＭＰＬＹ２−７
のラッチ９−１にラッチされる。一方メモリ２−５のＲ
ＯＭ７−５よりノートデータＮＤに応じてノート係数Ｃ
Ｎが読み出され、ＨＤババス５１１２４．　Ｌバスを介
してＭＰＬＹ２−７のラッチ９−３にラッチされる。

ここで、ＶＥＩ　＋　ＷＢ２は１６ビツトのデータであ
るが乗算器９−１６のＡ入力は１２ビツトであるのでＭ
ＰＬＹ２−７では次のような処理を行っている。即ち、
ラッチ９−１の上位５ビツトがエンコーダ９−１０に入
力され、エンコーダ９−１０が第９表に示すとおりのデ
ータをＡ、８両端子より出力する。つまり、ラッチ９−
１におけるデータが実質何ビットであるかを求め、この
結果に応じてシフタ９−１１によってラッチ９−１より
１２ビツトをとり出す０例えば、ラッチ９−１の値が３
Ａ２６．、の場合は、このデータは実質１５ビツトのデ
ータであるのでシフタ９−１１はラッチ９−１のビット
１４以下の１２ビツトをとり出し、シフタ９−１１の出
力は７４４□となる。このようにしてＶＢ２　＋　１８
１の実質の部分とノート係数との乗算を行い、シフタ９
−１５によって元のビット数にもどし、ラッチ９−９で
ラッチする。

以上のようにして少ないビット数の乗算器を用いて大き
なビット数のデータの乗算を行っている。

このようにして得られた値をＤＡＣ２−８へ出力し、Ａ
Ｂに２−９で所定の周期に補正されて楽音信号として出
力される。

ところで、本楽音発生部ｔ−Ｓにおいては、先に述べた
ようにマイコンの指示により第１表のフラグＶＯＬによ
り、　ＣＮ乗算をＶＬＤ乗算に切換えることができる。

即ち、ロングシーケンスにおいて、ＲＡＭ５−６（７）
Ｌ／ジＸ　：９　ＶＬＤ　８ビツトが、ＭＳＶ２−１１
を介してＲＡＭ７−４のレジスタＬＶＤ’に送られる。

送出の際にＭＳＶ２−１１においてビットシフトがなさ
れ、８ビツトのデータを２ビツト左シフトし更に下位２
ビツトに％　Ｑ　ｔｌを追加し、１０ビツトのデータに
変換される。このことによりＶＬＤのビット数はＣＮの
ビット数と同一となる。　ＶＥＺ＋すＥｌの値にＲＯＭ
？−５の値を掛けるか、レジスタＶＬＤ’の値を掛は合
わせるかは第１表におけるフラグＶＯＬで決まり、ＶＯ
Ｌ＝ＯならばＲＯＭ７−５がＨＤババスデータを送出し
、ＶＯＬ＝１ならばＲＡＭ７−４がＨＤババスデータを
送出する。

上記のように構成することにより、マイコン１−４によ
って楽音発生部１−５の出力する楽音信号のレベルを変
えることが可能となり、第１表のＶＬＤの値を順次変え
ることにより振幅変調をかけることが可能となる。

鍵盤を押下する速さと圧力の少なくとも一方に基づきＶ
ＬＤを作成すると、タッチレスポンス機能が実現する。

タッチレスポンス機能とは鍵盤の操作の速さ・強さ等に
よって音量・音色等が変化することである。例えばピア
ノは、強く打鍵すると音量が大きいだけでなく音色も華
やかなものになり、弱く打鍵すると音量が小さいだけで
なく音色もこもったものとなる。打鍵の強さに応じて音
量も音色も自在に変化するが、ピアノの場合は打鍵の後
、鍵盤を押す強さを変化させても、減衰しつつある音質
には変化を加えることができない。このようにピアノは
打鍵の強さのみがタッチレスポンス機能となっていて、
このような機能を特にイニシャルタッチコントロールと
呼ぶ。一般に打楽器がこれに属する。

一方、トランペットは息の強さにより持続している音質
をも変化することができるので、この音を模倣して電子
楽器の鍵盤操作で演奏する場合も、押鍵によりトランペ
ット音を発生中に押鍵の強さを増減することで音量・音
色に変化を与えることが必要となる。このような機能を
特にアフタータッチコントロールと呼ぶ。一般に、弦楽
器と管楽器がこれに属する。

本発明の実施例では先に述べたように、ＶＯＬフラグに
よりＶＬＤ乗算を行うことにより、各チャンネル独立に
音量を制御することができる。

応用例として、打鍵の強さを計測して１強さに応じてＶ
ＬＤの値を作成してマイコンから転送することにより、
打鍵毎に転送された異なるＶＬＤに応じて各音の音量が
変化することになる。

マイコンがＶＬＤを転送する際、ＶＬＤの値に応じてタ
ブレットデータを切換えて転送すると、本実施例の楽音
発生部はＶＬＤの値に応じて音量と共に音色をも変化さ
せられることは、先に掲げた機能説明で明らかである。

この音色の切換について、ＶＬＤが８ビツトの例で説明
する。

第２３表に、ＶＬＤの値の範囲と、それに対応する強弱
名とタブレット名の一例を示す。

ＶＬＤが１ビット小さくなる毎に、音量は１７２つまり
６ｄＢ小さくなり、これを音楽用語の強弱名の各々に割
当てである。またｆｆの強さには華やかな音色が必要な
ので高調波の豊富な波形データをタブレットＯに割当て
、ｍｐより小さい音量ではこもった音色が必要なので正
弦波に近い波形データをタブレット３に割当てるように
、複数種類の波形データをデータバンクに準備しておく
。

このようにすると、打鍵の強さによってＶＬＤの数値範
囲で音色が４通り切換えられると同時に８ビツトのＶＬ
Ｄに応じて２５６通りの音量が指定できる。

以上はイニシャルタッチコントロールであったが、同様
に打鍵後の押鍵圧の大小に応じて、刻々と変化するＶＬ
Ｄと、　ＶＬＤの値に応じて刻々と変化するタブレット
データとをマイコンが送出すると。

本実施例の楽音発生部は打鍵後の押鍵圧の変化に応じて
刻々と、音色と音量とを変化させることができる。

以上がアフタータッチコントロールである。

（４）　　エンベロープ発生方法 楽音発生部１−５におけるエンベロープの発生方法は次
の３ステツプに分けられる。即ち、■　アドレス発生 ■　エンベロープデータの読み出し ■　エンベロープ計算 以下各ステップを詳しく説明する。

■　アドレス発生 押鍵によるイニシャル設定にて、ヘッダデータの５ＴＥ
（エンベロープデータＥｌ’のスタートアドレス）、Δ
ＳＴＥ　（エンベロープデータＥｌ’のワード数）に基
づいてレジスタＥＡＲＩ、　ＥＡＲ２，ＴＲＩ、　ＴＲ
２゜ΔＴｌ、ΔＴ２が初期設定されている。これらのデ
ータをもとにアドレスの演算が行われる。アドレスの演
算は演算頻度が少なくてもよいので演算シーケンスのロ
ングシーケンスにて行っている。更に、ロングシーケン
スの奇数回目でエンベロープデータＥｌ’のアドレス演
算を、偶数回目でエンベロープデータＥ２’のアドレス
演算を行っている。

奇数回目のロングシーケンスにおいて、タイムスロット
（１３）で ΔＴｌ　＋　ＴＲＩ→ＴＲＩ　　　　　　　　・・・・
・・（４−１）タイムスロット（１５）で ΔＥＡＲＬ　＋　ＥＡＲＬ　＋Ｃｉ−＋ＥＡＲＬ　　　
・・・・・・（４−２）の演算が行われＥＡＲＬの値を
用いてデータバンク１−６の読み出しを行う。タイムス
ロット（１５）のＣｉはタイムスロット（１３）にて行
われるΔＴ１の累算によって生じたオーバーフローに当
る。ここで演算（４−１）を詳しく説明する。

先ず、ＲＡＭ？−２のレジスタΔＴ１の値がＨＢババス
に５Ｗ２−１１を介してＦＡ２−６のラッチ８−１にラ
ッチされる。同時に、ＲＡＭ７−３のレジスタＴＲＩの
値がＨＣバス、ＭＳ＋１２−１１を介してＦＡ２−６の
ラッチ８−２にラッチされる。ラッチ８−１の出力はビ
ット処理回路８−ＩＯによってビット３が強制的に”０
”にされ（ビット３をＯ”にする理由は後で述べる。）
、ラッチ８−３でラッチされる。ラッチ８−２の出力は
ビット処理回路８−１１を介してラッチ８−４でラッチ
される。ここでビット処理回路８−１１においてはビッ
トの変換等の処理は施されない、ラッチ８−３及びラッ
チ８−４の出力を加算器８−９にて加算し、ラッチ８−
７、ラッチ８−８を介してＣバスニ与え、　ＭＳＷ２−
１１を介してＲＡＭ７−３のレジスタＴＲＩに加算結果
を格納する。ここで加算結果にオーバーフローが生じた
場合は、加算器８−９のｃｏより′１”が出力される。

この出力をラッチ８−６にてラッチし、タイムスロット
１５の演算の際に使用する。但し、これは波形データに
ＰＣＭ部がない場合についてであり、波形データにＰＣ
Ｍ部がある場合（フラグＰＣＭ＝１）にはＰＣＭ部を読
み終えるまでレジスタＴＲＩに対し演算結果として強制
的にパ０”が入力される。故にΔＴ１の累算によるオー
バーフローが生じることがない為ＰＣＭを読み終えるま
ではＥＡＲＬの値が更新されることはない。

ΔＴ１はイニシャル処理の項で述べたとおり第１３表に
おけるＣ＝０時のＤ出力の値であり、レジスタＴＲＩは
１６ビツトのレジスタであるので、例えばΔＴ１＝４０
００１．であれば演算（４−１）は４回行われるとレジ
スタＴＲＩはオーバーフローし、演算（４−２）のＣ１
＝１となりアドレスの更新が行われる。ここで、演算（
４−１）、　（４−２）はロングシーケンスの２回に１
回行われる。第１図（ハ）で示すとおり、同じチャンネ
ルのロングシーケンスは３８８タイムスロツトの周期、
即ち１タイムスロツトは２５０ｎｓであるので９７μＳ
の周期に現われる。故に演算（４−１）、　（４−２）
は１９４μｓ毎に行われ、ΔＴ１＝４０００１．である
場合には７７６μＳでアドレスの更新が行われることに
なる。

ところで、エンベロープデータは２バイトで構成されて
いるので、アドレスの更新の際は２ずつ更新されなけれ
ばならない、タイムスロット（１５）においては次のよ
うにしてアドレスの更新を行っている。

先ず、ΔＥＡＲＬはΔＴ１によって定まる値であり、Δ
Ｔ１≠０００８ｔｓの時にはΔＥＡＲＬ　＝　００００
□１であり、ΔＴ１＝ＯＯ０８１，の時にはΔＥＡＲ１
＝ＦＦＥＢ１．　ニー２１□。である。この操作はＭＳ
Ｖ２−１１における５１１３１にて行われる。５Ｗ３１
は第１１図（す）に示すようになっており、ΔＴ１のビ
ット３の値を示すフラグＴＯによって制御している。今
仮にΔＴ１≠０００８□６とすると、５Ｗ３１によりＡ
バスにｏｏｏｏｌ、が、　ＲＡＭ７−１のレジスタＥＡ
ＲＬよりＨＡＣバスＭＳ１１２−１１のＳＷ２を介して
ＢバスニＥＡＲＬ（７）値が与えられる。これらの値が
ＦＡ２−６のラッチ８−１゜ラッチ８−２にラッチされ
る。ラッチ８−１の出力はビット処理回路８−１０を介
してラッチ８−３へ送られる。

ここで、ビット処理回路８−１０ではデータの変換は行
われないようになっている。同時に、ラッチ８−２の出
力はビット処理回路８−１１に与えられ、データのＬＳ
Ｂが強制的に′１″にされてラッチ８−４へ送られる。

即ちビット処理回路８−１１にて予め１が加えられる。

また、先に述べたラッチ８−６に格納されている演算（
４−１）によるオーバーフローがラツチ８−５にラッチ
される。故にラッチ８−３．ラッチ８−４及びラッチ８
−５の値の加算を行うと、ラッチ８−５の値がＩＩ　１
７１であればＥＡＲＩの値にパ２”が加えられることに
なる。一方、ラッチ８−５の値がＯ”の場合はＥＡＲＬ
の値は１増加されたままとなるが、イニシャル処理の項
で述べたように、Ｉｌｏ　２−１０においてＬＳＢに強
制的にＮＱｎ、　ｕ　ｌ　ｕを与えるので不都合は生じ
ない。

ところでΔＴｌ　＝　０００８１．の場合には、ΔＥＡ
Ｒ１がＦＦＥＢ、、（−２１，）となる。故にＥＡＲＬ
の値から２１１゜引かれることになり、１０ワード前の
エンベロープデータが読まれることになる。これにより
、エンベロープデータのアドレスがループすることにな
り、マンドリンのようなくり返しエンベロープを発生す
ることができる。先に演算（”４−１）にて、ビット処
理回路８−１０にてビット３を０”にすると述べたが、
その理由はビット３がΔＥＡＲ１＝　ＦＦＥＢ工、とす
るビットであり、この演算を行う際にレジスタＴＲＩに
０００８１．を加えないようにする為である。

ロングシーケンスの偶数回目におけるΔＴ２゜ＴＲ２，
ΔＥＡＲ２，ＥＡＲ２の演算も同様にして行われる。

なお、ＥＡＲＬ、　ＥＡＲ２に関する演算は全く独立に
行われる為、波形１．波形２に対して全く異なったエン
ベロープ信号を発生させることができるのは言うまでも
ない、また、　ＥＡＲＬ又はＥＡＲ２のくり返しについ
てもくり返しの周期を異ならしめることが容易であるの
で種々の効果を得ることができる。

■　エンベロープデータの読み出し エンベロープデータの読み出しはロングシーケンスにお
いて行い、偶数回目に波形１のエンベロープデータを、
奇数回目に波形２のエンベロープデータの読み出しを行
う。

レジスタＥＡＲＩ、　ＥＡＲ２の値に基づいて行うエン
ベロープデータの読み出し方についてはイニシャル処理
の項で述べたものと全く同じであり、工１０２−１０に
てデータバンク１−６より読みとったデータのフォーマ
ット変換を行いながらレジスタΔＴｌ。

ΔＴ２．ΔＺｌ、　ＡＺ２．　ＡＥＩ、　ＡＥ２Ｌ：格
納しティく。

■　エンベロープ計算 エンベロープデータの読み出しにより、ＡＺｌ。

Δ２２．ΔＥｌ、ΔＥ２にデータが格納されており、ま
タイニシャル処理によりＥＲＩ、　ＥＲ２，ＺＲＩ、　
Ｚｎ２に初期値が与えられている。これらの値に応じて
エンベロープ計算を行う。

エンベロープ計算の基本は加算部のタイムスロット（３
）、　（５）、　（６）、　（８）である。タイムスロ
ット（３）、　（５）によって波形１のエンベロープを
計算し、タイムスロット（６）、　（８）によって波形
２のエンベロープを計算する。ここで、タイムスロット
（５）。

（８）のＣｉはタイムスロット（３）、　（６）による
演算で生じたオーバーフローであるが、タイムスロット
（３）、　（６）にて生じたオーバーフローがどのよう
にしてタイムスロット（５）、　（８）で加えられるか
については、アドレス発生のタイムスロット（１３）　
。

（１５）で述べたものと同様である。このようにして得
られたＥＲＩ、　ＥＲ２の値がエンベロープデータであ
る。

ところで、エンベロープ計算は各種モードによって異な
る。各種モードとは、 ｌ）波形がＰＣＭを有する場合と有しない場合。

（ＰＣＭ　＝　ｌ１０） ２）　ピアノ型エンベロープの場合とオルガン型エンベ
ロープの場合。（Ｐｌｏ　＝　ｌ１０）３）　ダンパフ
ラグをオンした場合とオフした場合、　（ＤＭＰ　＝　
ｌ１０） の３種である。以下側々の場合について説明する。

ＰＣＭ＝ＯかつＰ１０＝０ 初期設定はＥＲＩ、　ＥＲ２，ＺＲＩ、　Ｚｎ２とも０
”であり、鍵が押圧されている時はレジスタΔＥｌ、Δ
Ｅ２゜ΔＺｌ、ΔＺ２の値に従ってエンベロープの演算
を行う。鍵が離されると、タイムスロット（３）、　（
５）。

（６）、　（８）（７）ＡＺｌ、ΔＥｌ、Δ２２．ΔＥ
２の値として、ＵＣＩＦ２−３の信号処理器５−６より
リリースデータが発生され、レジスタΔＺｌ、ΔＥｌ、
ΔＺ２．ΔＥ２の値のかわりに用いられる。

なお、このモードにおいてはダンパフラグＤＭＰによっ
て演算は何ら影響はされない。

ＰＣＭ＝ＯかつＰ１０＝１ 初期設定はＥＲＩ、　ＥＲ２，ＺＲＩ、　ＺＲ２トモ”
Ｏ”テ、！＋　リ、鍵が押圧されている時はレジスタΔ
Ｅｌ、ΔＥ２゜ΔＺｌ、Δｚ２の値に従ってエンベロー
プの演算を行う。鍵が離されると、ダンパフラグＤＭＰ
＝１の場合は引き続きレジスタΔＥ１．ΔＥ２．ΔＺｌ
、Δｚ２の値に従ってエンベロープの演算を行い、ダン
パフラグＤＭＰ＝Ｃ１）時はＰＣＭ＝Ｏか”）Ｐ１０＝
Ｏの場合と同じである。

ＰＣＭ＝１かつＰ１０＝０ 初期設定は、ＥＡ１＝ＩＦＦＦ１．　、　ＥＲ２＝　Ｏ
、ＺＲ１＝　Ｏ。

ＺＲ２＝Ｏである。ｆａが押圧されており、波形１がＰ
ＣＭ部を読み出している時は初期値が保持され。

ＰＣＭ部を読み終えると、レジスタΔＥｌ、ΔＥ２゜Δ
Ｚｌ、Δｚ２の値に従ってエンベロープの演算を行う。

鍵が離されると、波形１がＰＣＭ部を読み出しているい
ないに関係なく　ＵＣＩＦ２−３の信号処理器５−６に
よるリリースデータに基づいて演算が行われる。

即ちＰｌ’：Ｍ＝＝ＯかつＰ１０＝Ｏの場合に帰着する
。

なお、このモードにおいてはダンパフラグＤ肝によって
演算は何ら影響を受けない。

ＰＣＭ＝１かつＰ１０＝１ 初期設定は、ＥＲ１＝ＩＦＦＦ、、　、　ＥＲ２＝　Ｏ
、ＺＲ１＝　Ｏ。

ＺＲ２＝Ｏである。ダンパフラグＤＭＰ＝Ｏの場合は、
１度鍵が押圧されると離鍵のタイミングには無関係に演
算が行われる。即ち、波形１がＰＣＭ部を読み出しティ
る時にはレジスタＥＲ１，ＥＲ２，ＺＲＩ、　ＺＲ２は
初期値が保持され、ＰＣＭ部を読み終えるとレジスタΔ
Ｅｌ、ΔＥ２．ΔＺｌ、Δｚ２の値に従って演算が開始
される。ダンパフラグＤＭＰ＝　１の場合は、ＰＣＭ＝
１かつＰ１０＝Ｏの場合と全く同じである。

以上述べたように１種々のモードに応じて自由にエンベ
ロープ信号を発生することができる。また、ΔＥｌ、Δ
ｚ１とΔＥ２．ΔＺ２は全く独立に設定でき、そのデー
タはアドレス発生の項にて明らかなとおりΔＴｌ、ΔＴ
２によって定まる時間で更新されるので前述の２種類の
波形データと相俟って種々の楽音が発生できる。

（発明の効果） 以上のように本発明は演奏操作部から送出される演奏情
報に基づいて所定の波形データと所定のエンベロープと
を発生し該波形データと該エンベロープを乗算して所定
の楽音データを発生する楽音発生部と、ノイズ信号を発
生するノイズ発生部と、上記演奏情報の指示により上記
波形データの所定のビットを上記ノイズ信号でビット操
作する手段とを有することにより、加算器を新たに設け
ることなく簡単な回路構成で、しかも種々の音量のノイ
ズ信号を含む楽音信号を発生させることができるという
優れた効果を有するものである。

Ｘ　：　　　Ｄｏｎ’ｔ　ｃａｒｅ ビット） 第１９表 一：　ビット処理を行わないビット

【図面の簡単な説明】

第１図（イ）は本発明における情報処理装置の一実施例
のブロック図、第１図（ロ）はマイコンによるデータ転
送のタイミング図、第１図（ハ）は本発明において用い
られている演算タイムスロットを表わす図、第２図は本
発明における楽音発生部１−５の構成図、第３図は楽音
発生部１−５におけるノートクロック発生の原理図、第
４図は楽音発生部１−５における５ＥＱ２−２の詳細図
、第５図は同じくＵＣＩＦ２−３（７）詳細図、第６図
は同じ＜　ＣＤＲ２−４（７）詳細図、第７図は同じく
メモリ２−５の詳細図、第８図は同じ＜　ＦＡ２−６の
詳細図、第９図（イ）は同じくＭＰＬＹ２−７の詳細図
、第９図（ロ）はＭＰＬＹ２−７にて使用している乗算
器９−１６の詳細図、第１０図（イ）は楽音発生部１−
５におけるＩｌｏ　２−１０の詳細図、第１０図（ロ）
〜第１０図（ホ）はノイズ回路１０−１４の詳細図、第
１１図（イ）は同じ＜ＭＳす２−１１の詳細図、第１１
図（ロ）〜第１１図（す）はＭＳ１１２−１１に用いら
れているスイッチのパターン図、第１１図（ヌ）はＭＳ
＋１２−１１におけるデータ転送のタイミング図、第１
２図はデータバンク１−６におけるデータフォーマット
を示す図、第１３図はデータバンク１−６におけるエン
ベロープデータのデータフォーマットを示す図、第１４
図は従来の電子楽器のブロック図である。 １−１・・・鍵盤、■−２・・・タブレット、１−３・
・・効果スイッチ、１−４・・・マイコン、１−５・・
・楽音発生部、１−６データバンク、１−７・・・フィ
ルタ、２−１・・・マスタクロック、２−２・・・シー
ケンサ（ＳＥＱ）、２−３・・・マイコンインターフェ
ース部（ＵＣＩＦ）、　２−４・・・比較レジスタ部（
ＣＤＲ）、２−５・・・メモリ、２−６・・・フルアダ
一部（ＦＡ）、２−７・・・乗算部（ＭＰＬＹ）、２−
８・・・ディジタルアナログコンバータ（ＤＡＣ）、　
２−９・・・アナログバツアアメモリ部（ＡＢＭ）、２
−１０・・・入出力回路部（Ｉｌｏ）、２−１１・・・
マトリックススイッチ部（ＭＳｗ）。 特許出願人　松下電器産業株式会社 第１図 （イ） （υ） Ａ／Ｄ　　−Ｃ］バ？”−７一 第２図 」 第４図 Ｑ 第１０図 （ロ） （ハ） （ニ） （本） 第１１図 ＦＡ　　　ＭＦ’ＬＹ　１１０ 第１１図 （ト）（ケ） 第１２図 第１３図 ２寓０の峙 ｚｌＩＩ９綺

Claims (4)

【特許請求の範囲】
1. （１）演奏操作部から送出される演奏情報に基づいて所
   定の波形データと所定のエンベロープとを発生し該波形
   データと該エンベロープを乗算して所定の楽音データを
   発生する楽音発生部と、ノイズ信号を発生するノイズ発
   生部と、 前記演奏情報の指示により前記波形データの所定のビッ
   トを前記ノイズ信号でビット操作する手段とを有するこ
   とを特徴とする電子楽器。
2. （２）前記ビット操作が、前記波形データの所定ビット
   に前記ノイズ信号を加算することである特許請求の範囲
   第（１）項記載の電子楽器。
3. （３）前記ビット操作が、前記波形データの所定ビット
   を前記ノイズ信号で置き換えることである特許請求の範
   囲第（１）項記載の電子楽器。
4. （４）前記ビット操作が、前記波形データの所定ビット
   を、該波形データと前記ノイズ信号との論理和又は論理
   積又は排他的論理和のいずれか１つの出力と置き換える
   ことである特許請求の範囲第（１）項記載の電子楽器。