JPS61262806A - インテリジエントパルスカ−ド - Google Patents
インテリジエントパルスカ−ドInfo
- Publication number
- JPS61262806A JPS61262806A JP10419785A JP10419785A JPS61262806A JP S61262806 A JPS61262806 A JP S61262806A JP 10419785 A JP10419785 A JP 10419785A JP 10419785 A JP10419785 A JP 10419785A JP S61262806 A JPS61262806 A JP S61262806A
- Authority
- JP
- Japan
- Prior art keywords
- card
- cpu
- program
- pulse
- central processing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Programmable Controllers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、Ｆ Ａ （Ｆａｃｔｏｒｙ Ａｕｔｏｍ
ａｔｉｏｎ １機器等圧使用して好適なインテリジェン
ト パルスカード（以下、ＩＰカードと略記する）に係
り、特に、制御対象から送られて（るパルス列をカウン
トし、このカウント値に対応する制御信号を出力し、前
記制御対象の位置制御等を行うようにしたＩＰカードに
関する。
ａｔｉｏｎ １機器等圧使用して好適なインテリジェン
ト パルスカード（以下、ＩＰカードと略記する）に係
り、特に、制御対象から送られて（るパルス列をカウン
トし、このカウント値に対応する制御信号を出力し、前
記制御対象の位置制御等を行うようにしたＩＰカードに
関する。
第５図は、従来のパルスカート−を使用したシステムの
概略構成を示すブロック図である。この図において、ｌ
はメインＣＰＵ、２はＩＩ数の人出方用論報基板（入出
力カード）を収容する人出方ユニット、３は入出力カー
ドの一棟であるパルスカード、４はメインＣＰＵＩＫプ
ログラムを人力するためのプログラムローダである。
概略構成を示すブロック図である。この図において、ｌ
はメインＣＰＵ、２はＩＩ数の人出方用論報基板（入出
力カード）を収容する人出方ユニット、３は入出力カー
ドの一棟であるパルスカード、４はメインＣＰＵＩＫプ
ログラムを人力するためのプログラムローダである。
ここで、パルスカード３０柚類としては、例えは、
ｆａ） 制御対象に取り付けられたパルスエンコーダ
からのパルス列をカウントする口」逆カリンタとしての
機能を有するもの、 （ｂｌ 前記パルス列のカウント値が、メインＣ４’
Ｕ１−？ディツブスイッチ（図示路）によって設定され
たプリセット埴と一致したとぎに、図示せぬ出力側のス
イッチング素子をオンさせる機能を有するもの、 （Ｃ） 前記パルス列のカウント値に応じて、モータ
の同転制御を行うためのパルスｆＰＩ号やアナログ信号
を出力する機能を有するもの、 などがある。
からのパルス列をカウントする口」逆カリンタとしての
機能を有するもの、 （ｂｌ 前記パルス列のカウント値が、メインＣ４’
Ｕ１−？ディツブスイッチ（図示路）によって設定され
たプリセット埴と一致したとぎに、図示せぬ出力側のス
イッチング素子をオンさせる機能を有するもの、 （Ｃ） 前記パルス列のカウント値に応じて、モータ
の同転制御を行うためのパルスｆＰＩ号やアナログ信号
を出力する機能を有するもの、 などがある。
第６図は、上記ｆｂ）の機能を有するパルスカード３の
外観構成を示す正面図である。図において、パルス入力
端５には、パルスエンコーダのＡ、 Ｂ各相のパルス列
が人力され、これらパルス列のカウント値がｎｔ定の値
に達する度に、図示せぬｇ個のスイッチング素子を次々
にオンとし、一致信号出力＃ａ６から制御対象へオン信
号を供給する。
外観構成を示す正面図である。図において、パルス入力
端５には、パルスエンコーダのＡ、 Ｂ各相のパルス列
が人力され、これらパルス列のカウント値がｎｔ定の値
に達する度に、図示せぬｇ個のスイッチング素子を次々
にオンとし、一致信号出力＃ａ６から制御対象へオン信
号を供給する。
なお、上記プログラムローダ４は、千−ボード等を有し
、メインＣＰＵ１に直接プログラムを入力でさるように
なっている。
、メインＣＰＵ１に直接プログラムを入力でさるように
なっている。
ところで、上述した従来のパルスカード３には、次のよ
うな欠点があった。
うな欠点があった。
Ｉｌｌ 上記ｆａ）〜ｆｃ）の各機能を有するパルス
カード３か、各々独立したカードとして構成されている
ため、カードの統一が図れない。
カード３か、各々独立したカードとして構成されている
ため、カードの統一が図れない。
（２） パルスカード３の寸法上の制約から、例えば
上記ｆｂｌの機能を有するものの出力は３点、（Ｃ）の
機能を有するものの出力は７点という具合に、処理機能
が限られていた〇 この発明は、を記の事情に鑑みてなされたもので、処理
機能の拡大と八−ドウエアの統一化とを図ったＩＰカー
ドを提供することを目的とする。
上記ｆｂｌの機能を有するものの出力は３点、（Ｃ）の
機能を有するものの出力は７点という具合に、処理機能
が限られていた〇 この発明は、を記の事情に鑑みてなされたもので、処理
機能の拡大と八−ドウエアの統一化とを図ったＩＰカー
ドを提供することを目的とする。
（問題点を解決するための手段〕
上記間一点を解決するために、この発明は、ＩＰカード
内に、用遊力吟ンタと、ＣＰＵと、メモリとを内蔵させ
、前記ＣＰＵのプログラムを、メインＣＰＵまたは外廓
からロードするようにしたことを特徴とする。
内に、用遊力吟ンタと、ＣＰＵと、メモリとを内蔵させ
、前記ＣＰＵのプログラムを、メインＣＰＵまたは外廓
からロードするようにしたことを特徴とする。
上記構成によれは、前記ＣＰＵのプログラムを変更する
ことによって、ＩＰカードの機能を変更することができ
るため、同一のハード吟エアで上述した各機能を実現す
ることができるとともに、処理能力の向上を図ることが
可能となる。
ことによって、ＩＰカードの機能を変更することができ
るため、同一のハード吟エアで上述した各機能を実現す
ることができるとともに、処理能力の向上を図ることが
可能となる。
以ド、図面を参照して、不発明の一実施例を説明する。
第１図は本発明の一実施例によるＩＰカードの構成を示
すブロック図、第２図は同ＩＰカードの外（１）！構成
な示す正面図、第３図は同ＩＰカードを使用したシステ
ムの概略構成を示す図である。これらの図において、人
出カニニット２に収容されたＩＰカードｌＯは、他の人
出カニニット２０とメインＣＰＵＩとに接続されている
。１ｆｆｉ入出カニニツト２０は、人出カニニット２に
収容された入出力カードと同様のカード２１〜２４を収
容するもので、例えば、２１はパルスモータを制御する
デジタル信号出力カード、２２は通常のモータを制御す
るアナログ信号出力カード、２３はディツブスイッチや
近接スイッチから１号を扱うデジタル信号人力カード、
２４はモータからのフィードバック信号等を扱うアナロ
グ信号人力カードである。そして、これらのカードがＩ
Ｐカード１０と制御対象７との間に介挿されている。
すブロック図、第２図は同ＩＰカードの外（１）！構成
な示す正面図、第３図は同ＩＰカードを使用したシステ
ムの概略構成を示す図である。これらの図において、人
出カニニット２に収容されたＩＰカードｌＯは、他の人
出カニニット２０とメインＣＰＵＩとに接続されている
。１ｆｆｉ入出カニニツト２０は、人出カニニット２に
収容された入出力カードと同様のカード２１〜２４を収
容するもので、例えば、２１はパルスモータを制御する
デジタル信号出力カード、２２は通常のモータを制御す
るアナログ信号出力カード、２３はディツブスイッチや
近接スイッチから１号を扱うデジタル信号人力カード、
２４はモータからのフィードバック信号等を扱うアナロ
グ信号人力カードである。そして、これらのカードがＩ
Ｐカード１０と制御対象７との間に介挿されている。
一方、制御対象７に取り付けられたパルスエンコーダ８
からは ｔＩＱｏの位相差を有する人相、Ｂ相２系列と
、これらのパルス列のカウントを指示するイネーブル信
号とが出力され、第２図の接続端子８ａを介して、ＩＰ
カードｌＯ内のＵ／１）（アツプダゆン）カウンタ１１
の入力端に供給すｔＬ６゜Ｕ／Ｄ力ゆン３１１は、Ａ相
がＢ相より進相状態にあるとぎに、人相のパルス列をア
ップカウントし、遅相状態にあるときにダウンカウント
するもので、そのオウンＮ＆がＣＰＵ１２に供給される
。ＣＰＵＩ ２は、上記力つント値、メインＣＰＵＩか
らの指示およびメモリ１３に格納されたプログラムに従
って、所疋の処理を行い、制御信号を形成し、インター
フェース（ロ）路（１／ル゛〕１４、”１半クタ２０ａ
（第２図）を介してＴ／Ｕユニット２０へ前記制御信号
を供給する。また逆に、Ｉ１０ユニット２０からの信号
を、ｒ／Ｆ１４を介して取り込む。
からは ｔＩＱｏの位相差を有する人相、Ｂ相２系列と
、これらのパルス列のカウントを指示するイネーブル信
号とが出力され、第２図の接続端子８ａを介して、ＩＰ
カードｌＯ内のＵ／１）（アツプダゆン）カウンタ１１
の入力端に供給すｔＬ６゜Ｕ／Ｄ力ゆン３１１は、Ａ相
がＢ相より進相状態にあるとぎに、人相のパルス列をア
ップカウントし、遅相状態にあるときにダウンカウント
するもので、そのオウンＮ＆がＣＰＵ１２に供給される
。ＣＰＵＩ ２は、上記力つント値、メインＣＰＵＩか
らの指示およびメモリ１３に格納されたプログラムに従
って、所疋の処理を行い、制御信号を形成し、インター
フェース（ロ）路（１／ル゛〕１４、”１半クタ２０ａ
（第２図）を介してＴ／Ｕユニット２０へ前記制御信号
を供給する。また逆に、Ｉ１０ユニット２０からの信号
を、ｒ／Ｆ１４を介して取り込む。
ｔ＆、ＣＰＵＩ ２は、プログラムローダ４０から人力
されたプログラムを、コ平りタ４０ａ（第２図）および
Ｉ／Ｆ１５を介して取り込み、メモリ１３へ１１き込む
。
されたプログラムを、コ平りタ４０ａ（第２図）および
Ｉ／Ｆ１５を介して取り込み、メモリ１３へ１１き込む
。
なお、第７図中、９はメインＣＰＵＩの外部記憶装置、
１６はメインＣＰＵＩとＣＰＵ１２との間に介挿された
Ｉ／Ｆ、第２＃！Ｘｉ中、２５はＩＰカード１０の内部
状態を表示する表示灯である。
１６はメインＣＰＵＩとＣＰＵ１２との間に介挿された
Ｉ／Ｆ、第２＃！Ｘｉ中、２５はＩＰカード１０の内部
状態を表示する表示灯である。
このような構成において、ＩＰカード１０へのプログラ
ムロードは、次のλ通りの方法をとることができろ。
ムロードは、次のλ通りの方法をとることができろ。
■ メインＣＰＵＩからのプログラムロード。
第１図に示すように、メインＣＰＵ１に接続されたプロ
グラムローダ４からプートストラップを人力すると、メ
インＣＰＵＩは外部記憶装置９から指定されたプログラ
ムを読み出し、Ｔ／Ｆ１６を介してＣ’ＰＵ１２へ供給
する。ＣＰＵ１２は、送られてきなプログラムをメモリ
１３へ書き込み、−゛ １所定 のプログラムロードを完遂する。
グラムローダ４からプートストラップを人力すると、メ
インＣＰＵＩは外部記憶装置９から指定されたプログラ
ムを読み出し、Ｔ／Ｆ１６を介してＣ’ＰＵ１２へ供給
する。ＣＰＵ１２は、送られてきなプログラムをメモリ
１３へ書き込み、−゛ １所定 のプログラムロードを完遂する。
＋２＋ 外Ｎのプログラムローダ４０からのプログラ
ムロード。
ムロード。
プログラムローダ４０の千−ボードを叩くことによって
、ＩＰカード１０に直接プログラムを人力する。この場
合、プログラムローダ４０には、メモリ１３の内容がｌ
バイトずつ表示されるようになっている。
、ＩＰカード１０に直接プログラムを人力する。この場
合、プログラムローダ４０には、メモリ１３の内容がｌ
バイトずつ表示されるようになっている。
こうして、口）、（２）の方法によって、ｒＰカードｌ
Ｏの制御内容を決定するプログラムのロードが行われる
。そして、このプログラムによって、プリセットカウン
タとしての機能、位置決め制御の機能、あるいはＰＥＤ
制御の機能など多種類の機能を、プログラマブルに指定
することが可能となる。
Ｏの制御内容を決定するプログラムのロードが行われる
。そして、このプログラムによって、プリセットカウン
タとしての機能、位置決め制御の機能、あるいはＰＥＤ
制御の機能など多種類の機能を、プログラマブルに指定
することが可能となる。
また、ＩＰカード１０には、入出力カード２１〜２４の
ような、豊富な棟類のカードを接続できるため、入出力
カードの出力数を増やすことができ、プリセット機能の
出力点をｇ点板上にしたり、位置決め機能の出力点を二
点以上にしたりすることができる。
ような、豊富な棟類のカードを接続できるため、入出力
カードの出力数を増やすことができ、プリセット機能の
出力点をｇ点板上にしたり、位置決め機能の出力点を二
点以上にしたりすることができる。
以上説明したように、この発明は、ＩＰカード内に、可
逆カウンタと、ＣＰＵと、メモリとを内蔵させ、前記Ｃ
’ＰＵのプログラムを、メインＣＰＵまたは外部からロ
ードするようにしたので、次の効果な奏することができ
る。
逆カウンタと、ＣＰＵと、メモリとを内蔵させ、前記Ｃ
’ＰＵのプログラムを、メインＣＰＵまたは外部からロ
ードするようにしたので、次の効果な奏することができ
る。
（１）１Ｐカードの八−ドウエアをＭ−−ｆることがで
きるため、経済的である。
きるため、経済的である。
１２） 制御対象に最適な制御を、プログラムによっ
て実現でき、メインＣＰＵの負荷を軽減することが可能
である。
て実現でき、メインＣＰＵの負荷を軽減することが可能
である。
第１図は本発明の一実施例によるＩＰカードの構成を示
すブロック図、第２図は同ＩＰカードの外観構成を示す
正面図、第３図は同ＩＰカードを使用したシステムの概
略構成を示す図、嬉Ｖ図は同ＩＰカードへのプログラム
ロードラ説明するための図、第５図は従来のパルスカー
ドを使用したシステムの概略構成を示すブロック図、＠
６図は従来のパルスカードの外観構成を示す正面図であ
る。 ｌ・・・メイ／ｃＰＵ（＠ｌの中央処理装置）、７・・
・制御対象、８・・・パルスエンコーダ、ｌＯ・・・Ｉ
Ｐカード、１１・・・Ｕ／Ｄカウンタ（’ｌ’１１逆カ
ウンタ）、１２・・・ＣＰＵ（第２の中央処理装置）、
１３・・・メモリ（記憶手段）、１４・・・Ｉ／Ｆｔ入
出力インターフエース）、２１〜２４・・・入出力カー
ド。
すブロック図、第２図は同ＩＰカードの外観構成を示す
正面図、第３図は同ＩＰカードを使用したシステムの概
略構成を示す図、嬉Ｖ図は同ＩＰカードへのプログラム
ロードラ説明するための図、第５図は従来のパルスカー
ドを使用したシステムの概略構成を示すブロック図、＠
６図は従来のパルスカードの外観構成を示す正面図であ
る。 ｌ・・・メイ／ｃＰＵ（＠ｌの中央処理装置）、７・・
・制御対象、８・・・パルスエンコーダ、ｌＯ・・・Ｉ
Ｐカード、１１・・・Ｕ／Ｄカウンタ（’ｌ’１１逆カ
ウンタ）、１２・・・ＣＰＵ（第２の中央処理装置）、
１３・・・メモリ（記憶手段）、１４・・・Ｉ／Ｆｔ入
出力インターフエース）、２１〜２４・・・入出力カー
ド。
Claims (2)
- （１）主たる第１の中央処理装置に接続され、制御対象
の移動に応じて出力されるパルス列に基づいて、前記制
御対象をコントロールするパルスカードにおいて、前記
パルスカードは、前記パルス列をカウントする可逆カウ
ンタと、前記第１の中央処理装置からのデータおよび前
記可逆カウンタのカウント値に基づいて制御信号を出力
する第２の中央処理装置と、前記第２の中央処理装置の
プログラムを記憶する記憶手段とを有し、前記第２の中
央処理装置は、前記第１の中央処理装置または外部から
前記プログラムをロードすることを特徴とするインテリ
ジェントパルスカード。 - （２）前記パルスカードは、前記制御対象に直接接続さ
れた入出力カードと、前記第２の中央処理装置との間に
接続される入出力インターフェースを有することを特徴
とする特許請求の範囲第１項記載のインテリジェントパ
ルスカード。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10419785A JPS61262806A (ja) | 1985-05-16 | 1985-05-16 | インテリジエントパルスカ−ド |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10419785A JPS61262806A (ja) | 1985-05-16 | 1985-05-16 | インテリジエントパルスカ−ド |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61262806A true JPS61262806A (ja) | 1986-11-20 |
Family
ID=14374250
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10419785A Pending JPS61262806A (ja) | 1985-05-16 | 1985-05-16 | インテリジエントパルスカ−ド |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61262806A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013092969A (ja) * | 2011-10-27 | 2013-05-16 | Toshiba Mitsubishi-Electric Industrial System Corp | プログラマブルコントローラ及びプラント制御システム |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55153004A (en) * | 1979-05-08 | 1980-11-28 | Rodenhuis & Verloop Bv | Control system |
| JPS5642804A (en) * | 1979-09-17 | 1981-04-21 | Shinko Electric Co Ltd | Sequence controller |
-
1985
- 1985-05-16 JP JP10419785A patent/JPS61262806A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55153004A (en) * | 1979-05-08 | 1980-11-28 | Rodenhuis & Verloop Bv | Control system |
| JPS5642804A (en) * | 1979-09-17 | 1981-04-21 | Shinko Electric Co Ltd | Sequence controller |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013092969A (ja) * | 2011-10-27 | 2013-05-16 | Toshiba Mitsubishi-Electric Industrial System Corp | プログラマブルコントローラ及びプラント制御システム |
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