JPS61263165A - 電界効果トランジスタ及びその製造方法 - Google Patents

電界効果トランジスタ及びその製造方法

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JPS61263165A
JPS61263165A JP60286835A JP28683585A JPS61263165A JP S61263165 A JPS61263165 A JP S61263165A JP 60286835 A JP60286835 A JP 60286835A JP 28683585 A JP28683585 A JP 28683585A JP S61263165 A JPS61263165 A JP S61263165A
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JP
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region
gate
drain
semiconductor body
doping
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JP60286835A
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English (en)
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ハンスイエルク、プフライデラー
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Siemens Corp
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Siemens Corp
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P30/00—Ion implantation into wafers, substrates or parts of devices
    • H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping
    • H10P30/202—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping characterised by the semiconductor materials
    • H10P30/204—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping characterised by the semiconductor materials into Group IV semiconductors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0221—Manufacture or treatment of FETs having insulated gates [IGFET] having asymmetry in the channel direction, e.g. lateral high-voltage MISFETs having drain offset region or extended-drain MOSFETs [EDMOS]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
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    • H10P30/21—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping of electrically active species
    • H10P30/212—Through-implantation

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は第一導電型のソース領域とドレン領域が第二
導電型の）］４導体基体内に形成され、薄い絶縁層によ
ってこの半導体基体から分離されたゲートを備え、ソー
ス側とドレン側の第一導電型接続領域がソース領域又は
ドレン領域と半導体基体のゲートで覆われた区域との間
に置かれてソース領域およびドレン領域よりも低１度に
ドープされている電界効果トランジスタとその製造方法
に関するものである。
〔従来の技術〕
従来この種の電界効果トランジスタではそのソース側と
ドレン側の接続領域が互いに等しい濃度にドープされて
いる。このことからこのドーピング濃度の値によって接
続領域を持たない標準型トランジスタに比べて著しく高
い降伏電圧を示すが、［ｏ／Ｕｏｓ特性曲線の上昇が比
較的緩やかになる場合（ドーピング濃度が低いとき）と
Ｉ　ｏ　／　Ｕｏｓ特性曲線の上昇しゅん度は同程度で
あるが接続領域によって本来達成される高い耐電圧性は
失われる場合（ドーピング濃度が高いとき）とに分かれ
ることに問題がある。
〔発明が解決しようとする問題点〕
この発明の目的は冒頭に挙げた電界効果トランジスタに
おいてこのような問題が起こらないようにすることであ
る。
〔問題点を解決するだめの手段〕
この目的は本発明によれば、特許請求の範囲第１項に特
徴として挙げたドーピング方式を採用することによって
達成される。
この発明による電界効果トランジスタは標準型トランジ
スタに匹敵するＩｏ／Ｕｏｓ特性曲線の上昇しゅん度を
示すと同時に標準型トランジスタよりもはるかに高い降
伏電圧を示す、この降伏電圧Ｕｏｓはドレン領域のｐｎ
接合になだれ現象が起こるドレン・ソース間電圧である
。
特許請求の範囲第２項はこの発明の有利な実施形態を示
し、第３項乃至第５項はこの発明による電界効果トラン
ジスタの効果的な製造方法に関するものである。
〔実施例〕
図面についてこの発明を更に詳細に説明する。
第１図にこの発明の実施例の断面を示す。１はドープさ
れた半導体基体例えばｐ型シリコンであり、その表面に
接してｎ４″型にドープされた領域２と３が作られてい
る。これらの領域は一つの電界効果トランジスタのソー
スとドレンになるものである。境界面１ａには薄い絶縁
［４例えば５ｉ０２層が設けられ、その上に導電材料例
えば高１度にドープされた多結晶シリコンから成るゲー
ト５が設けられる。領域２と３は横方向にゲート５で覆
われた半導体領域Ｚに達するまで拡がることなく長さ１
３のソース側接続領域６と圏さ１ｄのドレン側接続領域
によって領域Ｚのソース側縁端又はそのドレン側縁端か
ら隔離されている。接続領域６と７は領域２および３と
同じ導電型に属しているがそれらよりも侵入深さＬが小
さく、ドーピング濃度も低い。８は例えばＳ　ｉ０２か
ら成る電気絶縁層４の特に１１＜作られている部分であ
って、電界効果トランジスタの能動領域の横方向の拡が
りを限定している。
ＦＥＴの動作中は領域２と３およびゲート５に接続端９
，１０および１１を通して電圧ＵＳ、ＵＯおよびｔＪＧ
が加えられ、半導体基体１は接続端１２を通して基準電
位ＯＲに置かれる。その際ドレン側の接続領域７はその
比較的低いドーパント密度（例えば１０”〜１０Ｉ７ｅ
ｌｌ−３）に基づき領域７と半導体基体１との間のｐｎ
接合Ｉ３の近傍では比較的低い電界強度となり降伏電圧
を高くするように作用する。ソース側の接続領域６は領
域７よりも高いがソース領域２よりは低いドーパント密
度である。図示の実施例では領域６のドーパント密度は
１０　’　”〜１０　”　ｃｕ−’）となっている。こ
れは充分高いドーパント密度であって、接続端１０と９
に現れる電圧ＵＯＳとドレン電流Ｉｎの関係を示すＩｏ
／Ｕｏｓ特性曲線が標準型ＦＥＴ（接続領域６．７が無
く、領域２と３がゲート５の縁端まで拡がる）に匹敵す
る上昇しゆん度を示すようになる。この特性曲線の高い
しゅん度と高い降伏電圧という互いに矛盾する要求は、
領域６と７のドーピング濃度が互いに異なり領域７の方
が常に領域６よりも低濃度であるということによって満
たすことができるものである。
ドーピング濃度の差異が大きい程上記の要求がより良（
満たされる。
第１図に示した電界効果トランジスタを製作する目的に
通った製法の一例を第２図乃至第４図について説明する
。第２図には電界効果トランジスタの能動区域を画定す
る穴１４が明けられている例えばＳ　ｉ　０２の厚い絶
縁層８を備える半導体基体ｌが示さ°れている。穴１４
の内部では境界面ｌａ上に例えばＳ　ｉ　０２の薄い電
気絶縁層が成長し、その上にゲート５が設けられる。こ
れに対してはまず多結晶シリコン層を全面的に設けた後
フォトリソグラフィによってこの層を構造化してゲート
５を形成させる。続いて例えばフォトレジストのマスク
１５をとりつけゲート５のドレン側縁端１６とそれに続
く基体ｌの第一部分を覆う。この第一部分はゲート５の
縁端１６よりも右の方にある電界効果トランジスタの能
動区域を穴１４の縁に至るまで包含する。ただし第一部
分はドレン側の接続領域７となる区域だけを含んでいる
ものでもよい。この段階に続いて矢印１７で示したイオ
ン注入による第一ドーピング過程が実施される。ここで
ｎ型ドーパントが例えば１×ＩＯ”ｃｍ−’の面密度で
半導体基体ｌの第二部分に入れられる。
この第二部分はゲート５の縁端１８の左側にあるＦＥＴ
能動区域に対応するものである。
続いて第３図に示すようにドーピング・マスク１５を除
去して例えばイオン注入１９による第二ドーピング過程
を実施し、ｎ型ドーパントを例えば面密度５Ｘ１０１２
ｃｍ−２でゲート５の外側のＦＥＴ能動区域に入れる。
これによって接続領域６と７に対するドーパントが半導
体基体１の所定区域に入れられたことになる。
次の工程段において第４図に示すように絶縁Ｊｉ２０が
ゲート５の上に均等に析出し、絶縁層４゜８とゲート５
を覆う。異方性エツチングにより層２０を部分的に除去
しゲート５の縁端１８と１６に自己整合性のストライプ
形側壁酸化層部分２１゜２２だけをスペーサとして残す
。これらの部分は絶縁層８と共に次のドーピング過程に
対するマスクを構成する。このドーピング過程において
ｎ型を与えるドーパントが例えば面密度５×１０１２１
−２をもってＦＥＴのソースおよびドレンとなる区域に
入れられる。
上記の製法の変形として第一と第二のドーピング過程の
順序を逆にすることも可能である。この場合ドーピング
・マスク１５は二番目に実施される第一・ドーピング過
程に対して使用される。ｎ型を与えるドーパントとして
は例えばリン又はヒ素を使用することができる。
この発明による電界効果トランジスタはｎ型の半導体基
体内にｐ＋型ドープされたソース領域とドレン領域が設
けられているものとすることも可能である。この場合領
域２，３および６−９７の形成にはｐ型を与えるドーパ
ント例えばホウ素が使用される。
【図面の簡単な説明】
第１図はこの発明の実施例の部分断面図であり、第２図
乃至第４図はこの発明によるＦ　Ｅ　Ｔの製作工程の三
段階におけるデバイスの断面図を示す。 １；半導体基体、２；ソース領域、３；ドレン領域、４
，８；絶縁層、５；ゲート、６，７；接続領域。

Claims (1)

  1. 【特許請求の範囲】 １）第一導電型のソース領域（２）とドレン領域（３）
    が第二導電型半導体基体（１）内に含まれ、薄い絶縁層
    （４）によって半導体基体（１）から分離されたゲート
    （５）を備え、ソース側とドレン側の第一導電型接続領
    域（６、７）がソース領域（２）又はドレン領域（３）
    と半導体基体のゲート（５）で覆われた領域（Ｚ）との
    間におかれてソース領域（２）およびドレン領域（３）
    よりも低濃度にドープされている電界効果トランジスタ
    において、ドレン側の接続領域（７）がソース側の接続
    領域（６）よりもドーパント濃度が低いことを特徴とす
    る電界効果トランジスタ。 ２）ゲートが高濃度にドープされた多結晶シリコンであ
    ることを特徴とする特許請求の範囲第１項記載の電界効
    果トランジスタ。 ３）半導体基体（１）の境界面（１ａ）を薄い絶縁層で
    覆いその上にゲート（５）を設けること、ゲートのドレ
    ン側の縁端（１６）とこの縁端（１６）の横に拡がる半
    導体基体（１）の第一部分を覆うドーピング・マスク（
    １５）をとりつけた後第一ドーピング過程において第一
    導電型を与えるドーパントをゲートのソース側の縁端（
    １８）の横に拡がる半導体基体（１）の第二部分に入れ
    ること、ドーピング・マスク（１５）を除去した後第二
    ドーピング過程において第一導電型を与えるドーパント
    を半導体基体（１）の第一部分と第二部分に入れること
    、第二の絶縁層（２０）をゲート（５）とそれに境を接
    する半導体基体区域の上に析出させること、第二の絶縁
    層（２０）をゲート（５）のソース側とドレン側の縁端
    （１８、１６）に続くストライプ形部分（２１、２２）
    を残して除去すること、ソース領域（２）とドレン領域
    （３）の作成のために第一導電型を与えるドーパントを
    ストライプ形部分（２１、２２）の横に続く半導体基体
    （１）の領域（２、３）に入れることを特徴とする電界
    効果トランジスタの製造方法。 ４）第一と第二のドーピング過程の順序を逆にすること
    、ドーピング・マスク（１５）を始めに行われる第二ド
    ーピング過程の後に設け続く第二ドーピング過程の終了
    後に除去することを特徴とする特許請求の範囲第３項記
    載の方法。 ５）第一ドーピング過程が面密度約１×１０＾１＾４ｃ
    ｍ＾−＾２の第一イオン注入であり、第二ドーピング過
    程が面密度約５×１０＾１＾２ｃｍ＾−＾２の第二イオ
    ン注入であることを特徴とする特許請求の範囲第３項又
    は第４項記載の方法。
JP60286835A 1984-12-21 1985-12-18 電界効果トランジスタ及びその製造方法 Pending JPS61263165A (ja)

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