JPS61265641A - エラ−検出回路の動作を検証する装置 - Google Patents

エラ−検出回路の動作を検証する装置

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JPS61265641A
JPS61265641A JP61110434A JP11043486A JPS61265641A JP S61265641 A JPS61265641 A JP S61265641A JP 61110434 A JP61110434 A JP 61110434A JP 11043486 A JP11043486 A JP 11043486A JP S61265641 A JPS61265641 A JP S61265641A
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JP
Japan
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data
parity
signal
error detection
detection circuit
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JP61110434A
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English (en)
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デビツド・エル・カーク
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Honeywell Inc
Original Assignee
Honeywell Inc
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Publication date
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    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
    • G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
    • G06F11/2215—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test error correction or detection circuits
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
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    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
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  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
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  • Quality & Reliability (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Detection And Correction Of Errors (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Error Detection And Correction (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の産業上の利用分野〕 本発明はエラー検出ロジックに関し、更〈詳しくは、エ
ラー検出ロジックの検証、すなわち、ノぞシティ発生／
チェックロジックの検証に関する。
〔発明の背景〕
コンピュータシステムにおいては、データは覆々のコン
ポーネント間で極めて高速度で転送される。通常これら
の転送はパスを介してコンピュータシステムのメモリと
中央処理装置（ＣＰＵ）や端末装置との間で行われる。
エラーを避ける念めに。
一般に、転送されるデータについてのチェックがなされ
る。しかしながら、これらのチェックが有効であるため
には、検出回路は正常に動作していなければならない。
従って、これらの検出回路の動作を検証するロジックを
設ける必要がある。コンピュータシステムに含まれる本
発明の検証ロジックはノーマル動作モードにおける検出
回路の動作を妨害しない。
〔本発明の概要〕
本発明によればエラー検出回路の動作と検証するための
装Ｒが提供される。処理機能の結果としてデータを発生
する中央処理装置Ｃ０ＰＵ）を含む複数のコンポーネン
トを有するコンピュータシステムにおいて、データはデ
ータの転送に絡む各コンポーネントが動作上接続されて
いるデータラインを介して複数のコンポーネント間で転
送される。
データはデータビットと少くとも１つの関連チェックピ
ットとを含む。コンピュータシステムは少くとも１つの
エラー検出回路を含み、データビットと関連チェックピ
ットとをチェックし、データにエラーが含まれていない
かどうかを検証する。
エラー検出回路の動作を検証する装置はデータビットを
受信する念めデータラインに動作上接続され、検証信号
とチェックピット信号とを出力する発生器を具備する。
検証信号は読み出し動作期間中にデータビットの有効性
を指示し、チェックピット信号は書き込み動作期間中に
発生される。少ぐとも１つのチェックピットを受信する
ように少くとも１つの入力端子を有するゲート回路は動
作上前記の発生器に接続され１発生器への少くとも１つ
の入力を制御する。この発生器には第１の制御信号が伝
送され１発生器で発生されたチェックピット信号を前記
第１の制御信号に応えて有効であるとしたシ、無効であ
るとした力する。更にデータに関連したチェックピット
は第２の制御信号に応えて発生器に伝送される。第２の
制御信号は読み出し動作が進行中であることを指示し、
これＫよシ発生器は第１の制御信号とは廁関係にチェッ
ク動作を行うことができ、これによシェラ−検出回路の
検証ができ、チェック動作は読み出し動作期間中におい
てデータの検証となる。
〔本発明の目的〕
従って１本発明の目的はエラー検出回路の動作を検証す
る装置を提供することにある。
本発明のこの目的ならびにその他の目的は、以下の説明
ならびに図面からより明瞭になろう。
〔実施例〕
第１図は本発明の一実施例で、コンピュータシステムの
処理モジュールの機能ブロック図である。
このコンピュータシステムは複数のモジュールからなる
。マイクロプロセッサ１０を含むこの処理モジュールは
高速の並列パス２ｏを介して他のモジュールと通信する
。処理モジュールによる読み出し、書き込みま念はリー
ドモディファイライト動作期間中ｈ　２３個のアドレス
ピッ）　（ＡＯＩ　−人２３）は読み出された）、書き
込まれたシするバイト（またはワードノのアドレスを定
める。３つのアドレスノセリティピット（ＡＰＯ−ムｐ
２）はパス２０に出力される各アドレスに対してアドレ
スノぐリテイ発生ロジック２５によって発生される（実
施例においてはアドレスの各）々イ）［対し１つのパリ
ティピットが作られるり。パス２ｏとインターフェース
する他のすべてのモジュールは、パス上のアドレスなら
びにアドレスパリティ情報を監視す、る。パスとインタ
ーフェースしている各モジュールにはそれぞれ固有のア
ドレスが与えられている。パス２０上のアドレスが割勺
当てられり７ドレスに一致し、ノソリテイが正しければ
、そのモジ１−ルは特定の動作に応答する。アドレスＡ
　リティが正しくなければ、どのモジュールからも応答
がない。各モジュールのアドレスノぐリテイチェックロ
ジック（図示せず〕は、パス上のアドレスとモジュール
のアビレスとが一致している場合でもアドレスノｅリテ
イが正しくなければそのモジュールが応答するのを禁止
する。
２つのデータパリティビット（ＤＰＯＬ、ＤＰＯ［Ｊじ
は各書き込み動作に対しパス２０へ、または、処理モジ
ュールのローカルメモリ３０へと発生される。実施例に
おいては、ローカルメモリ３０のためのパリティ情報は
１６ＫＸ２ピツトノぐリテイＲＡＭ３１にストアされる
。電源投入時、処理モジュールのデータノぞリテイチェ
ツクは）ぐリテイＲＡＭ３１が正しくイニシャライズさ
れるまで７ぞリテイコントロールレジスタ４０を介して
、ディスイープルされる、ローカルメモリ３０のノぞリ
テイビットはメモリ３０の各アドレスへの読み出し／書
き込み動作の遂行によってイニシャライズされる。
あるメモリロケーションに対して、すでにストアされて
いるデータ（読み出し時にフェッチされる）での書き込
み動作によシ／ゼリテイビットはそのアドレスに対し正
し因状態にセットされる。
マイクロプロセッサ１０からの指令°制御信号（ＩＮＳ
Ｔａ）に応えてパリティコントロールレジスタ４０を介
しデータパリティチェックがイネーブルにされた後、デ
ータノｅ　ＩＪティはパス２０やローカルメモリ３０か
らのすべての読み出し動作期間にチェックされる。デー
タパリティ発生／チェックロジックｓｏｈノぞリテイコ
ントロールレジスタ４０からの制御信号に応えてマイク
ロプロセッサ１０から出力されるデータのメモリテイを
発生し。
ノ々ス２０から処理モジュールに入力されるデータまた
はローカルメモリ３０から読み出されたデータのパリテ
ィをチェックする、 このデータ／ぐシティ発生／チェックロジック５０から
の２本の出力ラインは・ゼリテイエラー検出回路６０に
結合されている。
パリティエラー検出回路６０［）ぞリテイコントトロー
ルレジスタ４０からの制御信号に応えてノぐリティエラ
ーの存在を検出し、エラー信号、ＥＦＬＲ，Ｏｆｔ。
を発生し、このエラー信号をマイクロプロセッサエ０に
結合する。
メモリテイコントロールレジスタ４０によシマイクロプ
ロセッサ１０はデータフセリティ発生／チェックロジッ
ク５０とアドレスパリティ発生ロジック２５に指令を出
して特定のノぐリテイビットに関し、不正ピットを発生
させることができる。
データノぐシティ発生／チェックロジック５０が誤シデ
ータノぞリテイを発生するように指令されれば、誤シパ
リテイはノＪ？１７テイコントロールレジスタ４０への
書き込み動作の直後の最初の書き込みｒｌ：１作で発生
される。アドレスパリティ発生田シック２５が誤シアド
レス／ぐリテイを発生するように指令されれば、誤ジノ
ぞリテイはメモリテイコントロールレジスタ４０への書
き込み動作の直後の最初の書き込み動作の後まで発生さ
れる。ローカルアドレスバス上にアドレスノぞリテイが
ない。従って。
アドレスパリティ発生ロジック２５が処理モジュール上
でｖ４シアＦレスノゼリテイを発生している期間に、ロ
ーカルメモリ３０からフェッチされた命令は正常（実行
される。処理モジュール以外の。
）９ス２０に結合されたモジュールに含まれるメモリ位
置の７ドレスへの最初の書き込み動作により。
そのモジュールのアドレスパリティエラーの検出能力が
テストされる。上述したようにそのモジュールは応答し
ない。このようにしてそのモジュールのアドレスパリテ
ィ検出回路６０と７Ｆレスノぞリテイ発生ロジック２５
は検証される。処理モジュールのデータパリティ発生／
チェックロジック５０は正しくないノぞリテイがストア
されているメモリ位置を読み出すことによってチェック
される。、。
マイクロプロセッサ１０が予期されたエラー信号ｇＦＬ
ａｏａを受信すればデータパリティ発生／チェックロジ
ック５０の動作が検証されたことになる。
第２図はパリティコントロールレジスタ４０の一実施例
ブロック図である。ノぐリテイコントロールレジスタ４
０は・２つの部分からなる。第１の部分は、アドレスま
たはデータ情報のどのバイトに誤シパリテイを発生させ
るかを特定するビットを持つラッチ４工を含む。第２の
部分はＤタイプの７リツプ７０ツブ４２で実現される。
このＤタイプの７リツプ７０ツｆ４２は処理モジュール
のデータパリティチェックをイネーブルにするか、ディ
スイープルにするかを特定するビットを含む。
イネーブル／ディスイープル信号、（ｇＮＰＴＹｏ。
またｇＮＡ／ＤＩＳとも表わされる）はノぞリテイエラ
ー検出回路６０に結合されている。
ラッチ４１の出力信号ＢＡＤＡＰＯ−２はアドレスパリ
ティ制御信号となり、アドレスパリティ発生ＢＡＤＡＰ
Ｏはアドレス情報の最下位バイトに関連している。
ラッチ４１の出力信号、ＢＡＤＤＰＵおよびＢＡＤＤＰ
Ｌ、は；１．：データパリテイ制御信号とな少データパ
リティ発生／チェックロジック５０に結合され。
データ情報のどのバイトに誤シパリテイを発生させるか
を特定する。
ＢＡＤＤＰＬは、データ情報の最下位バイトに関連して
いる。ラッチ４１とＤタイプの７リツプフロツプ４２の
両方ともマスタリセット信号（ＭＯＰＲ。
ＳＴ　）の印加によシフリアされる。
ＫＫ　号Ｂ　ＨＰ　Ｔ　Ｙ　Ａ　ハハリティコントロー
ルレジスタ４０のアドレスがデコードされるとアクティ
ブになる信号である。
信号ＢＨＰＴＹＯは書き込みストローブＵＰＣ！ＷＲ，
Ｔとデコードされたアドレス信号ＢＨＰＴＹＡとの論理
積によシ発生される。この書き込みストローブはマイク
ロプロセッサ１０からの制御信号である。
信号ＵＰＦＯＯ５はスーツクーバイザデータ動作が遂行
されていることを示す信号であるが、この信号は信号Ｂ
）（ＰＴＹＯと結合され、バッファデータビット、ＢＵ
ＦＤＯ２−ＢＵＰＤＯ７の内容を）ぐリテイコントロー
ルレジスタ４０に書き込むクロック信号０ＫＢＨＰＹを
形成する。Ｊ−に７１）ツゾフロツプ４３はパリティコ
ントロールレジスタ４０への書き込みが実行されている
とき信号ＢＨＰＴＹＡのアクティブ伝送によ）セットさ
れる。これによシラツチ４１へのクリアはなくなりパリ
テイコントロールクー１′（ａｏＦｎ　０２−　ＢＵＦ
ＤＯ６）はクロック信号０ＫＢＨＰＹの後縁でラッチさ
れる。
Ｊ−Ｋ　　７リツプフロツプ４３はノぞシティコントロ
ールレジスタ４０以外のアドレスへのｔｅ込みが遂行さ
れるまでセットされたままである。信号ＵＰＡＤＳＴは
マイクロプロセッサ１０からの信号で、アドレスライン
１−２３のアドレスが有効なアドレスであることを表わ
す。信号ＵＰＡＤＳＴの後縁は、ＢＨＰＴＹＡがアクテ
ィブになっておらずかつ、ＵＰＯＷＲＴがロジック％１
　’　（［ＪＰＯＶＩＴ　が％１〃のときは書き込み動
作となっている）ならば。
Ｊ−Ｋ　　７リツプ７０ツブ４３をリセットするのに用
いられる。
実施例におけるマイクロプロセッサはモトローラ社の６
８０００である。
第３図はアドレスノぞリテイ発生ロジック２５のブロッ
ク図で、このロジック２５はフェアチャイルド社の３個
のＦ２８０．パ・リチン廃生器集積回路チップ、２５−
１．２５−２．２５−３からなる。信号ＢＡＤＡＰＯ−
２ａパリテイコントロールレジスタ４０から与えられる
。
信号ＢＡＤＡＰ　Ｏがロジック−０〃のとき正しいノぞ
リテイが出力ＭＢＡＰＹＯに発生され、アドレスノソリ
テイ信号ＡＰＯに対応する。信号ＢＡＤＡＰＯがロジッ
ク箋１〃のときノぐリティ発生器２５−１は不正すなわ
ち誤ジノぐリテイを出力ＭＢＡＰＹＯに発生する。同様
なことか信号ＢＡＤＡＰ　１およびＢＡＤＡＰ２と出カ
ッぞリテイピットＭＢＡＰＹ１およびＭ　Ｂ　ＡＰＹ２
についてもそれぞれ起こる。入力信号ＵＰ　ＢＡｏ　１
−　ＵＰＢＡ２３はアドレスラインＡＯＩ−Ａ２３を表
わす。
第４図はデータパリティ発生／チェックロジック５０の
ブロック図で、マイクロプロセッサ１０のプログラムは
パリティチェックロジックのテストを行う。このプログ
ラムはわざと誤）ノぞリティを持つデータを発生し、メ
モリ３０に書き込む。
このプログラムが実行されておシ、かつ、誤ル（すなわ
ち無効）　／（リティを有するデータの発生がなお指令
されている間にメモリ３０から命令が読み出される。ノ
ぞリテイコントロールレジスタ４０が誤ジノｅｌＪティ
の発生を指令すべくセットアツプされている場合でさえ
も、ノソリテイチェツク機能を阻害することなくメモリ
３０からこれらの命令語を読み出すことが望ま、しい。
従って、パリティコントロールレジスタが一旦セットア
ップされると、無効ノリティ発生機能と有効パリティチ
ェック機能とが干渉し合うことなく、シかも、／セリテ
ィ発生／チェックロジック５０は発生とチェックの機能
の両方を行うので有効および無効の両方のパリティ動作
問の制御機能を交互に分けて行う必要がないロジックに
なっていもまた。マイクロゾロセラ？１０においてプロ
グラムは処理モジュール以外のパス２０に結合されたそ
の他のモジュールの、ｐＪ？！Ｊティチェック回路のテ
ストをわざわ（ざ誤シ・にリテイを持つデータを発生し
、これらパスに結合されたモジュールに書き込むことに
よって行うように実行される。かかる状況の下でエラー
信号（図示せず〕は不正ノぐリティの有る書き込み動作
に応えてモジュールのパリティエラー検出回路６０′（
図示しない）からマイクロゾロ七ツ？１０へ戻ってぐる
。これによってこのモジュールのノξリテイエラー検出
回路６０’のデータパリティエラーを検出し、知らせる
能力がチェックされる。
本発明の上記実施例のデータノＲＩＪティ発生／チェッ
クロジック５０はフェアチャイルド社の２個のＦ２８０
パリティ発生器５１と５２，２りのアンドゲート５３，
５４および２つの排他的論理和ゲー）５５．５６からな
シ、書き込み動作期間に不正データパリティを発生でき
、かつ、読み出し動作期間にデータパリティチェックを
正確に行うことができ、しかも、読み出しならびに書き
込本動作を必要とするテストを遂行している間、パリテ
ィコントロールレジスタ４０からの入力制＃信号を変更
する必要がない。
／（リテイ発生器５１．５２は書き込み動作期間にパリ
ティＧＢＮＤＰｆ、ＧｇＮＤＰＵ　ｔ−発生し、読み出
し動作期間にパリティＤＰＥＬＷ恥ＤＰｇＵＰａをチェ
ックする。
発生された）Ｊ？　リテイ信号ＧｇＮＤＰＬとＧｇＮＤ
ＰＵはノぐスドライバ（図示せすりとメモリ３０に結合
され、ノソリテイ表示宿号ＤＰＥＬＷＲおよびＤＰＤＵ
Ｐ几はメモリテイエラー検出回路６０に結合される。
正しいデータノぐリテイが発生される場合にはパリティ
コントロールレジスタ４０からの信号ＢＡＤＤＰＬとＢ
Ａ−ＤＤＰＵはロジックｔＬＱｊＦである。これによシ
ＧＢＡＤＰＩ、とＧＢＡＤＰ（Ｊは東Ｏ〃となり、さら
に、ＤＡＰＴＹＬとＤＡＰＴＹＵは気１’Ｃ１たは高〕
となる。入力信号ＬＯＢＰＹＬとＬＯＢＰＹ［Ｊに書き
込み動作に対し１１〃である。なんとなれば、パリティ
Ｒ，ＡＭ３１の出力とモジュールパスレシーバ（図示せ
ず〕はこの期間トライステート（■０〃でも一１〃でも
ない状態）であるからである。
ＤＡＰＴＹＬが％　１　／／ゆえ、パリティ発生器５１
のサムＯ（ΣＯ）出力は正しいノぞリティを発生ず本信
号ＢＡＤＤＰＬがｔｔ　１　ｔｔであると不正ノぞリテ
ィが書き込み動作に対しＧｇＮＤＰＬ　ｆｃ発生される
。
これはＧＢＡＤＰＩ、が（Ｓ　１　／／で、ＤＡＰＴＹ
Ｌが一〇〃となるからである。同様の関係は信号ＢＡＤ
ＤＰＵとＧｇＮＤＰＵ間でも正しい。信号ＵＰＯＷＲＴ
は読み出し動作期間中％ＳＳ　０１なのでパリティチェ
ックは信号ＢＡＤＤＰＬ　、または、ＢＡＤＤＰ［Ｊの
状態によって影響されることはない。
読み出し動作期間中、ノソリティピットは）々スレシー
ツ々（図示せず）またはノぐリティＲ入Ｍ３１出力から
受信する信号ＬＯＢＰＹＬおよびＬＣＩＢＰＹＵに含ま
れる。ＬＯＢＰＹＬとＬＯＢＰＹＵ　Ｏ状態はＤＡＰＴ
ＹＬとＤＡＰ’Ｉ’Ｙ（７の状ＭｔｌＣ反映されるｕ８
つの入力ピッ）　ＵＰＢＤＯＯ−ＵＰＢＤＯ７（７）全
部と／（’リテイビットＬ○ＢＰＹＬ　２＞Ａ’ｌ”の
状態のものが奇数であれば、サムＥ（ΣＥ）出力は低、
すなわち。
ＤＰＪ１３ＬＷＲは低で、読み出しに対し囁エラーなし
〃を表わす。各ノソリティ発生器５１．５２の入力に与
えられる一１〃の数はそれぞれの出カテムＥとサムＯＫ
反映される。
−与えられるデータのパリティが正しければ一１〃の総
和は奇数となる。従って、ＤＰＥｔＬＷＲとＤＰｇＵＰ
ＦＬは低、すなわち、１ｏ〃となる。
これらのパリティチェック出力信号はノぐリティエラー
検出回路６０に与えられる。
第５図はノゼリテイエラー検出回路６０のブロック図で
、ノぞリテイチェックがイネーブルにされると、信号Ｄ
ＰｇｌＷＲとＤＰｇＵＰＲがゲート６２を通ることがで
きる。
パリティチェックがイネーブルになるのは、／クリティ
コントロールレジスタ４０からの信号ｇＮＰＴＹＯ７５
Ｅ％ＩＩで、マイクロプロセッサｌＯからの７ツノぞ−
およびローアデータストローブ信号（ＵＰＤ８ＴＵおよ
びＵＰＤＳＴＬ　）が出力されてお）。
かつ、読み出し動作、すなわち、信号ＵＰＯＷＲＴ−が
高である場合である。
クロック信号、ＲｆＥＡＤＯＫは信号ＤＡＴＡＰｇが少
くとも所定の時間のうちに安定するに十分な時間が経過
した後にデータパリティ７リツゾ７０ツブ６１をクロッ
クする。ノぞリテイエラーが検出されると、工２−信号
、　　ｇａＦＬｏａ、がマイクロプロセッサエ０に出力
される。
本発明の好個な実施例について説明したが本発明の基本
ならびに範囲内で、多くの変更等が可能であることは、
画業者において明白であろう。
従って１本発明は上述した実施例に限定して解釈される
べきではない。
【図面の簡単な説明】
第１図は本発明の一実施例を示すコンビュータンステム
の処理モジュールの機能ブロック図である。 第２図は本発明の一実施例のパリティコントロールレジ
スタの論理ブロック図である。 第３図は本発明の一実施例のアドレスパリティ発生器の
論理ブロック図である。 第４図は本発明の一実施例のデータパリティ発生／チェ
ックロジックの論理ブロック図である。 第５図は本発明の一実施例のパリティエラー検出回路の
論理ブロック図である。 入０：マイク四プロセッサ ２０　：　ノ々ス ２５ニアドレスパリティ発生ロジック ３０：ローカルメモリ ３１：パリティＲＡＭ ４０：ノぐリテイコントロールレジスタ５０：データノ
ぞシティ発生／チェックロジック５１．５２：パリティ
発生器 ５３．５４，５５，５６：ゲート ６０：ノぞリティエラー検出回路 特許出願人　　ハネウェル・インコーホレーテッド代　
理　人　　弁理士　　松　　下　　義　　治二Ｔシ５−
ｉ

Claims (1)

    【特許請求の範囲】
  1. （１）処理機能の結果としてデータを発生する中央処理
    装置（ＣＰＵ）を含み、上記データはこのデータの転送
    に係わる複数のコンポーネント間で、各コンポーネント
    が動作上接続されているデータラインを介して転送され
    、このデータにはデータビットと少くとも１個の関連チ
    ェックビットが含まれ、さらに、上記データがエラーを
    含むか否かを検証するため上記データビットと少くとも
    １個の関連チェックビットとをチェックする少くとも１
    個のエラー検出回路を含むコンピュータシステムにおい
    て、 上記エラー検出回路の動作を検証する装置 は、 ａ）上記データビットを受信すべく上記データラインに
    動作上接続され、かつ、読み出 し動作期間に上記データビットの有効性を 表わす検証信号を発生し、更に、書き込み 動作期間にチェックビット信号を発生する 発生器手段と、 ｂ）少くとも１個のチェックビットを受信する少くとも
    １つの入力端子を有し、上記発 生器手段に動作上接続されてなるゲート手 段とを具備し、 第１の制御信号は、上記発生器手段に伝送 され、これにより、この発生器手段によつて発生される
    上記チェックビット信号は該第１の制御信号に応えて有
    効または無効とされ、他方、上記データに関連したチェ
    ックビットは読み出し動作が進行中であることを表わす
    第２の制御信号に応えて上記発生器手段に伝送され、こ
    れによりこの発生器手段は上記第１の制御信号から独立
    してチェック動作を行うことができ、これにより、上記
    エラー検出回路の検証が可能となり、上記チェック動作
    は読み出し動作期間にデータの検証となるととを特徴と
    するエラー検出回路の動作を検証する装置。
JP61110434A 1985-05-15 1986-05-14 エラ−検出回路の動作を検証する装置 Pending JPS61265641A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US06/734,295 US4670876A (en) 1985-05-15 1985-05-15 Parity integrity check logic
US734295 1985-05-15

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Publication Number Publication Date
JPS61265641A true JPS61265641A (ja) 1986-11-25

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ID=24951089

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Application Number Title Priority Date Filing Date
JP61110434A Pending JPS61265641A (ja) 1985-05-15 1986-05-14 エラ−検出回路の動作を検証する装置

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US (1) US4670876A (ja)
EP (1) EP0201907B1 (ja)
JP (1) JPS61265641A (ja)
AU (1) AU589616B2 (ja)
CA (1) CA1257004A (ja)
DE (1) DE3678751D1 (ja)
NO (1) NO170113C (ja)
SG (1) SG17293G (ja)
ZA (1) ZA862885B (ja)

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