JPS6017541A - エラ−チエツク機能のテスト制御方式 - Google Patents
エラ−チエツク機能のテスト制御方式Info
- Publication number
- JPS6017541A JPS6017541A JP58056714A JP5671483A JPS6017541A JP S6017541 A JPS6017541 A JP S6017541A JP 58056714 A JP58056714 A JP 58056714A JP 5671483 A JP5671483 A JP 5671483A JP S6017541 A JPS6017541 A JP S6017541A
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- Japan
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- error
- pseudo
- circuit
- data
- cause
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Detection And Correction Of Errors (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、メモリ装置やデータ伝送システムなどにおけ
るパリティあるいはＥｃｃ等のエラーチェック機能のテ
ストにおいて選択的に擬似エラー原因を設定し、エラー
チェック機能により検出されたエラーが、擬似的に設定
されたエラーに対応するものか、あるいは自然発生的に
生じたエラーであるかを容易に判定で衣かつ擬似エラー
原因の設定、解消が容易に制御できる簡単な手段をそな
えたエラーチェック機能のテスト制御方式に関する。
るパリティあるいはＥｃｃ等のエラーチェック機能のテ
ストにおいて選択的に擬似エラー原因を設定し、エラー
チェック機能により検出されたエラーが、擬似的に設定
されたエラーに対応するものか、あるいは自然発生的に
生じたエラーであるかを容易に判定で衣かつ擬似エラー
原因の設定、解消が容易に制御できる簡単な手段をそな
えたエラーチェック機能のテスト制御方式に関する。
データ処理システムあるいはデータ通信システムでは、
データを蓄積したり伝送したりする際にエラーが生じる
可能性があるため、パリティあるいはＥＯＯ（誤り訂正
符号）方式などによるデータチェックを行なっている。
データを蓄積したり伝送したりする際にエラーが生じる
可能性があるため、パリティあるいはＥＯＯ（誤り訂正
符号）方式などによるデータチェックを行なっている。
しかし、データチェック機能自体にも障害が起る可能性
があり、その場合には正当なデータチェックができなく
なって、処理不能や誤処理をひき起すことになる。
があり、その場合には正当なデータチェックができなく
なって、処理不能や誤処理をひき起すことになる。
このような場合のため、従来はデータチェック機能をテ
ストする手段を設けており、強制的にあるいは擬似的に
デ・−タエラーを発生させて、その結果検出されたデー
タエラーの状態を調べ、その結果によりデータチェック
機能が正常であるか否かを検出する方法をとっている。
ストする手段を設けており、強制的にあるいは擬似的に
デ・−タエラーを発生させて、その結果検出されたデー
タエラーの状態を調べ、その結果によりデータチェック
機能が正常であるか否かを検出する方法をとっている。
この方法によると、データチェック機能の１章害は、正
常データをエラーデータと判定したかあるいはエラーデ
ータを正常データと判定したかにより検出される。
常データをエラーデータと判定したかあるいはエラーデ
ータを正常データと判定したかにより検出される。
ところで、強制的にデータエラ・−を発生させるために
は、エラー原因をつくる、すなわち障害状態を擬似的に
設定する必要がある。しかし、この−原因は、エラーを
発生させた後、直ちに解消されなければならない。さも
ないと、エラー原因が解消されるまで、データエラーは
連続して発生され不都合が生じる。たとえばメモリのＥ
ＯＯエラーチェックの場合、メモリ上にデータと命令が
あって、擬似的にエラー原因を設定し、あるデータにエ
ラーを発生させると、その後読み出される命令にもエラ
ーが導入され、システムは暴走状態となってしまう。そ
のため、データエラーを発生させた後、直ちに上述した
ようにエラー原因の解消を行がわないと、データエラー
チェック機能のテスト自体が不可能となる。
は、エラー原因をつくる、すなわち障害状態を擬似的に
設定する必要がある。しかし、この−原因は、エラーを
発生させた後、直ちに解消されなければならない。さも
ないと、エラー原因が解消されるまで、データエラーは
連続して発生され不都合が生じる。たとえばメモリのＥ
ＯＯエラーチェックの場合、メモリ上にデータと命令が
あって、擬似的にエラー原因を設定し、あるデータにエ
ラーを発生させると、その後読み出される命令にもエラ
ーが導入され、システムは暴走状態となってしまう。そ
のため、データエラーを発生させた後、直ちに上述した
ようにエラー原因の解消を行がわないと、データエラー
チェック機能のテスト自体が不可能となる。
しかし、擬似データエラーを発生させた後、直ちにエラ
ー原因を解消すると、今度は検出されたデータエラーが
、故意に発生されたものか否かの判定が不可能となる。
ー原因を解消すると、今度は検出されたデータエラーが
、故意に発生されたものか否かの判定が不可能となる。
そこで、エラー原因設定後直ちにリセットされる擬似エ
ラー原因設定回路と、テスト用ソフトウェアにより原因
識別がなされる寸ではリセットされない擬似エラー原因
設定表示回路とが必要になる。
ラー原因設定回路と、テスト用ソフトウェアにより原因
識別がなされる寸ではリセットされない擬似エラー原因
設定表示回路とが必要になる。
第１図に、上述したデータエラーチェック機能をそなえ
た従来のテスト制御回路の例を示す。同図において、１
はメモリ、２はＥＣＯチェック回路、３はエラー検出回
路、４はＥＣＣエラー原因表示回路、５は擬似エラー原
因設定回路、６は擬似エラー原因設定表示回路、７は擬
似エラー発生用の排他的ＯＲゲート、８はデータ線、９
は割込み信号線、１０は擬似エラー設定信号線、１１は
エラー原因表示リセット信号線、１２は擬似エラー原因
表示読取り信号線を示す。なお回路４，５゜６はそれぞ
れプリップフロップで構成することができる。
た従来のテスト制御回路の例を示す。同図において、１
はメモリ、２はＥＣＯチェック回路、３はエラー検出回
路、４はＥＣＣエラー原因表示回路、５は擬似エラー原
因設定回路、６は擬似エラー原因設定表示回路、７は擬
似エラー発生用の排他的ＯＲゲート、８はデータ線、９
は割込み信号線、１０は擬似エラー設定信号線、１１は
エラー原因表示リセット信号線、１２は擬似エラー原因
表示読取り信号線を示す。なお回路４，５゜６はそれぞ
れプリップフロップで構成することができる。
通常動作モード時には、回路５，６はリセット（ＯＦＦ
）状態にあり、擬似エラー発生用の排他的ＯＲゲート７
は機能せず、メモリ１から読み出されたデータ線８上の
データビットは、直接、ＥＣＣチェック回路２によりチ
ェックさｉする。
）状態にあり、擬似エラー発生用の排他的ＯＲゲート７
は機能せず、メモリ１から読み出されたデータ線８上の
データビットは、直接、ＥＣＣチェック回路２によりチ
ェックさｉする。
ＥＣＣチェック回路２、エラー検出回路３、ＥＣＣエラ
ー原因表示回路４が、全体でエラーチェック機能を果す
。ＥＣＣエラー原因表示回路４はデータが正常である限
りＩｔ Ｏｆｆを出力し、エラー検出回路３がデータエ
ラーを検出したとキＯＮに設定され“１＃を出力する。
ー原因表示回路４が、全体でエラーチェック機能を果す
。ＥＣＣエラー原因表示回路４はデータが正常である限
りＩｔ Ｏｆｆを出力し、エラー検出回路３がデータエ
ラーを検出したとキＯＮに設定され“１＃を出力する。
この回路４の”工”出力は、ＢＯＯエラー発生を０１）
Ｕに知らせる割込み信号となる。
Ｕに知らせる割込み信号となる。
デストモード時には、擬似エラー原因設定回路５および
擬似エラー原因設定表示回路６は、ＯＰＵにより信号線
１０を介してＯＮに設定される。この結果、排他的ＯＲ
ゲート７に１＃が入力され、ゲート７が擬似的なエラー
発生原因となって、データ線８中の特定のデータビット
の値が反転され、強制的Ｉニデータエラーが生成される
。このため、ＥＯＣチェック回路およびエラー検出回路
３はデータエラーを検出し、ＥＣＣエラー原因表示回路
４をＯＮに設定し、ＥＯＯエラー発生を表示する。
擬似エラー原因設定表示回路６は、ＯＰＵにより信号線
１０を介してＯＮに設定される。この結果、排他的ＯＲ
ゲート７に１＃が入力され、ゲート７が擬似的なエラー
発生原因となって、データ線８中の特定のデータビット
の値が反転され、強制的Ｉニデータエラーが生成される
。このため、ＥＯＣチェック回路およびエラー検出回路
３はデータエラーを検出し、ＥＣＣエラー原因表示回路
４をＯＮに設定し、ＥＯＯエラー発生を表示する。
回路４から”１″が出力されると、直ちに擬似エラー原
因設定回路５はリセットされ、ケート７に０“が入力さ
れて、そのエラー発生機能は停止される。したがって、
以後、メモリ１から読み出されるデータあるいは命令に
は、擬似エラーが導入されることがない。
因設定回路５はリセットされ、ケート７に０“が入力さ
れて、そのエラー発生機能は停止される。したがって、
以後、メモリ１から読み出されるデータあるいは命令に
は、擬似エラーが導入されることがない。
ＥＯＯエラー発生割込与を受け付けたＯ Ｐ Ｕは、割
込み原因を調べるため、信号細工２を介して擬似エラー
原因設定表示回路６の状態を読み取り、ＥＯＯエラーが
、擬似エラーであるか、自然発生的エラーであるかを識
別する処理を行なう。ＣＰＵは、識別処理終了後に、信
号線１１を介して回路６をリセットする。
込み原因を調べるため、信号細工２を介して擬似エラー
原因設定表示回路６の状態を読み取り、ＥＯＯエラーが
、擬似エラーであるか、自然発生的エラーであるかを識
別する処理を行なう。ＣＰＵは、識別処理終了後に、信
号線１１を介して回路６をリセットする。
（扶十のテスト制御回路の欠点ｉ、オ、擬似丁、ラー原
因を設定する際に、２つの回路５，６を同時にＯＮに設
定しなけバーし丁ならず、回路が複雑化し、また設定エ
ラ・−を牛じるｉｌ’ｌ性能あることである。
因を設定する際に、２つの回路５，６を同時にＯＮに設
定しなけバーし丁ならず、回路が複雑化し、また設定エ
ラ・−を牛じるｉｌ’ｌ性能あることである。
本発明の目的は、エラーチェック機能のテスト制御回路
を簡単化するとともに、動作の信頼性を向上させること
にある。
を簡単化するとともに、動作の信頼性を向上させること
にある。
本発明の構成は、そのためエラーチェック手段と、エラ
ー検出時に割込み信号を発生するエラー表示手段とをそ
なえたデータ処理システムにおいて、擬似エラーを生成
する手段と、核蒙似エラー生１戎手段を作動するととも
に擬似エラー原因設定状態を表示する擬似エラー原因設
定表示手段と、核擬似エラー生成手段の作動を抑止する
手段と、上記エラーチェック手段がエラーを検出してエ
ラー表示手段をＯＮにセットしたとへに出力される割込
み信号により上記抑止手段を作動させる手段と、上記エ
ラー表示手段〉よび擬似エラー原因設定表示手段とを同
時にリセットする手段とをそなえていることを特徴とす
る。
ー検出時に割込み信号を発生するエラー表示手段とをそ
なえたデータ処理システムにおいて、擬似エラーを生成
する手段と、核蒙似エラー生１戎手段を作動するととも
に擬似エラー原因設定状態を表示する擬似エラー原因設
定表示手段と、核擬似エラー生成手段の作動を抑止する
手段と、上記エラーチェック手段がエラーを検出してエ
ラー表示手段をＯＮにセットしたとへに出力される割込
み信号により上記抑止手段を作動させる手段と、上記エ
ラー表示手段〉よび擬似エラー原因設定表示手段とを同
時にリセットする手段とをそなえていることを特徴とす
る。
以下ｌ−１本発明の詳細を実施例にしたがって説明する
。
。
第２図は、本発明実施例のエラーチェック機能テスト制
御回路の構成図である。図中、１はメモリ、２はＦＣＣ
ヂエツク回路、３はエラー検出回路、４はＥＯＯエラー
原因表示回路、６は擬似エラー原因設定表示回路、７は
擬似−〔チー発生用排他的ＯＲゲート、８はデータ線、
９は割込み信号線、１０は擬似エラー設定信号線、１１
はエラー原因表示リセット信号線、１２は擬似エラー原
因表示読取り信号線、１３は抑止回路を示す。
御回路の構成図である。図中、１はメモリ、２はＦＣＣ
ヂエツク回路、３はエラー検出回路、４はＥＯＯエラー
原因表示回路、６は擬似エラー原因設定表示回路、７は
擬似−〔チー発生用排他的ＯＲゲート、８はデータ線、
９は割込み信号線、１０は擬似エラー設定信号線、１１
はエラー原因表示リセット信号線、１２は擬似エラー原
因表示読取り信号線、１３は抑止回路を示す。
また、第３図は、第２図中に■乃全■で示す回路各部の
信号のタイミングを示す。
信号のタイミングを示す。
次に、第３図を参照して第２図の実施例回路の動作機能
を説明する。
を説明する。
通常動作モード（１卦いては、擬似エラー原因設定表示
回路６はリセツ） （ＯＦＦ）状態にあり、信号の、（
◇は＠ Ｏｓレベルにあるので、擬似エラー発生用排他
的ＯＲゲート７は機能せず、メモリ１から読み出された
データ線８上のデータは、そのネまＥＯＯチェック回路
Ｃ二人り、自然発生的なエラーのチェックが行なわれる
。
回路６はリセツ） （ＯＦＦ）状態にあり、信号の、（
◇は＠ Ｏｓレベルにあるので、擬似エラー発生用排他
的ＯＲゲート７は機能せず、メモリ１から読み出された
データ線８上のデータは、そのネまＥＯＯチェック回路
Ｃ二人り、自然発生的なエラーのチェックが行なわれる
。
テストモードにおいては、ＣＰＵから信号線１０を介し
て擬似エラー原因設定表示回路６に擬似エラー設定信号
＠が印加され、回路６はＯＮにセットされる。このため
、信号のは°°１″となり、他方、初期状態ではリセッ
トされているＥ ＯＯエラー原因表示回路４の出力であ
る割込み信号■がＩＩ Ｏ）ｌであることにより、抑止
回路１３は、信号■を抑止せずに排他的ＯＲゲート７へ
送る。この結果、ゲート７は機能化され、データ線８」
二のビットの値を反転して、強制的にエラー状態を生成
する。
て擬似エラー原因設定表示回路６に擬似エラー設定信号
＠が印加され、回路６はＯＮにセットされる。このため
、信号のは°°１″となり、他方、初期状態ではリセッ
トされているＥ ＯＯエラー原因表示回路４の出力であ
る割込み信号■がＩＩ Ｏ）ｌであることにより、抑止
回路１３は、信号■を抑止せずに排他的ＯＲゲート７へ
送る。この結果、ゲート７は機能化され、データ線８」
二のビットの値を反転して、強制的にエラー状態を生成
する。
したがって、ＥＯＣチェック回路２およびエラー検出回
路３はエラーを検出し、検出信号■によりＥＯＯエラー
原因表示回路４をＯＮにセットする。これにより、割込
み信号■は“ｌ″となシ、ＣＰＵに通知される一方、抑
止回路１３にも印加される。このため、抑止回路１３は
、擬似エラー−＃原因設定表示回路６の出力信号■を禁
止し、Ｍ′＋！ｉ■を１０“に戻し−Ｃ、ゲート７によ
る擬似的なエラー生成機能を停止させる。
路３はエラーを検出し、検出信号■によりＥＯＯエラー
原因表示回路４をＯＮにセットする。これにより、割込
み信号■は“ｌ″となシ、ＣＰＵに通知される一方、抑
止回路１３にも印加される。このため、抑止回路１３は
、擬似エラー−＃原因設定表示回路６の出力信号■を禁
止し、Ｍ′＋！ｉ■を１０“に戻し−Ｃ、ゲート７によ
る擬似的なエラー生成機能を停止させる。
このとき、割込み信号■を受付けたＯ Ｐ Ｕは、擬似
エラー原因設定表示回路６の状態を、信号線１２を介し
て読み取り、エラー原因が擬似的なものであること、す
なわち信号■の” １ ”を識別してから、信号線１１
を介して、エラー原因表示リセット信号のを回路４，６
に印加し、それぞれＯＦＦにリセットする。この結果、
テストモードは解除され、信号■は０＃となるので、ば
後ＥＣＯチェック回路２等によりエラーが検出されても
、ＣＰＵはこれを自然発生的エラーとしで識別するよう
になる。
エラー原因設定表示回路６の状態を、信号線１２を介し
て読み取り、エラー原因が擬似的なものであること、す
なわち信号■の” １ ”を識別してから、信号線１１
を介して、エラー原因表示リセット信号のを回路４，６
に印加し、それぞれＯＦＦにリセットする。この結果、
テストモードは解除され、信号■は０＃となるので、ば
後ＥＣＯチェック回路２等によりエラーが検出されても
、ＣＰＵはこれを自然発生的エラーとしで識別するよう
になる。
な訃、本発明は任意のエラーチェック機能のテスト制御
に適用することができる。
に適用することができる。
以上述べたように、本発明によれば、テストモト時に設
定される回路が擬似エラー原囚設定表星回路のみ々ｌる
ため、従来方式にくらべて設だミスが生じるｂＪ能性を
減少させることができ、信頼度が向上する七ともに、回
路の簡単化と／・・−ド計の節減とを図ることができる
。
定される回路が擬似エラー原囚設定表星回路のみ々ｌる
ため、従来方式にくらべて設だミスが生じるｂＪ能性を
減少させることができ、信頼度が向上する七ともに、回
路の簡単化と／・・−ド計の節減とを図ることができる
。
第１図は従来のエラーチェック機能テスト制御回路の構
成図、第２図は本発明実施例のエラーチェック機能テス
ト制御回路の構成図、第３図は同笑施例回路のタイミン
グ図である。 図中、１はメモリ、２はＥＣＣチェック回路、３はエラ
ー検出回路、４はＥＯｌｊエラ〜原因表示口詮、６は擬
似エラー原因設定表示回路、７は擬似エラー発生用排他
的Ｏ几ゲート、１３は抑止回路を表わす。 特許出願人 富士通株式会社 代理人弁理士 長谷用文廣（外１名） 葉 １ 図 ｔ ３ 図 丁 続 補 正 書（審査請求時） １．事件の表示 昭和５８年特許願第５６１１４号２、
発明の名称 エラーチェック機能のケスト制御方式３、
補正をする者 事件との関係 特許出願人 住所 神奈川県用崎市中原区上小［ｌ中１０１５番地氏
名 （５２２）富士通株式会社 代表者山木卓眞 ４、代理人 ５、補正により増加する発明の数 なし６、補正の対象
明細書の「特許請求の範囲」の欄７、補正の内容 別
紙の通り 補正の内容 １、明細書第１頁第５行乃至第１８行に記載された特許
請求の範囲全文をＦ記のように補正する。 「エラーチェック手段と、該エラーチェック手段による
エラー検出時に割込み信号を発生ずるエラー表示手段と
をそなえたデータ処理システＪ、において、」−記エラ
ーチェソク手段によってエラーが検出され得る擬似エラ
ーデータを生成する手段と、該生成手段を作動するとと
もに擬似エラー原因設定状態を表示する擬似エラー原因
設定表示手段と、該生成手段の作動を抑止する手段とを
設け、上記エラーチェック手段がエラーを検出すること
によって上記エラー表示手段から出力される割込み信号
により上記抑止手段を作動させることを特徴とするエラ
ーチェック機能のテスト制御方式。」 ２、明細ｍ第７頁第１０行乃至第８頁第１行「エラーチ
ェック・・・・特徴と」を次のように補正する。 「エラーチェック手段と、該エラーチェック手段による
エラー検出時に割込み信号を発生ずるエラー表示手段と
をぞなえたデータ処理システムにおいて、上記エラーチ
ェック手段によ、ってエラーか検出され得る擬似エラー
データを生成する手段と、該生成手段を作動するととも
に擬似エラー原因設定状態を表示する擬似エラー原因設
定表示手段と、該生成手段の作動を抑止する手段とを設
の、上記エラーチェック手段がエラーを検出することに
よって上記エラー表示手段から出力される割込め信号に
より上記抑止手段を作動させることを特徴と」。 以上 一冠ｆ″−３禿十市−正τ刀：（指令）昭和５９年８月
１６０ 昭和５８年特許願第５６７１４−′ｒ３２、発明の名称 エラーチェ、り機能のデスト制御方弐 ３、補１Ｆをづ゛る者 事件との関係 特許′（出願人 住所 神奈川県用崎市中原区」小ＩＪＪ ＩＩ’ ］、
（１１５番地民名 （，５２２）冨寸Ｊ株式会社 代表壱 山 木 卓 眞 ４６代理人 住所 東京都荒川区西ｌ］暮甲４−Ｊ目１７蚕１￥；発
送日 昭和５９年７゛°月３１目 ６、補正により増加する発明の数 ０ ７、補正の対象 ［−昭和５９年４月１３日付提出の”
＋−ＷＥ十山−ｊ−［ン書（審査請求時）昭ＪＩＩ５９
イ１４月１３ Ｆ７ 騎語庁長官 若 杉 和 夫ゲ１１ １．１１件の表示 昭和５８年髄５′１願第５ （ｉ ７１４号２、究明の
名称 １ラ一チエノク機能のテスト制御方式 ３、補正をする者 事件との関係 特許出願人 住所 神奈川県用崎市中原区−Ｌ小［１１中１０１５番
地氏名 （５２２）冨士通株代会社 代表考゛ 山 オ 卓 眞 ４、代理人 住所 東京都荒川区西Ｉコ暮里４丁目１７番１号５、補
正により増加する発明の数 なし６、補正の対象 明細
書の「特許請求の範囲」。 「発明の詳細な説明」の欄 ７、補正の内容 別紙の通り
成図、第２図は本発明実施例のエラーチェック機能テス
ト制御回路の構成図、第３図は同笑施例回路のタイミン
グ図である。 図中、１はメモリ、２はＥＣＣチェック回路、３はエラ
ー検出回路、４はＥＯｌｊエラ〜原因表示口詮、６は擬
似エラー原因設定表示回路、７は擬似エラー発生用排他
的Ｏ几ゲート、１３は抑止回路を表わす。 特許出願人 富士通株式会社 代理人弁理士 長谷用文廣（外１名） 葉 １ 図 ｔ ３ 図 丁 続 補 正 書（審査請求時） １．事件の表示 昭和５８年特許願第５６１１４号２、
発明の名称 エラーチェック機能のケスト制御方式３、
補正をする者 事件との関係 特許出願人 住所 神奈川県用崎市中原区上小［ｌ中１０１５番地氏
名 （５２２）富士通株式会社 代表者山木卓眞 ４、代理人 ５、補正により増加する発明の数 なし６、補正の対象
明細書の「特許請求の範囲」の欄７、補正の内容 別
紙の通り 補正の内容 １、明細書第１頁第５行乃至第１８行に記載された特許
請求の範囲全文をＦ記のように補正する。 「エラーチェック手段と、該エラーチェック手段による
エラー検出時に割込み信号を発生ずるエラー表示手段と
をそなえたデータ処理システＪ、において、」−記エラ
ーチェソク手段によってエラーが検出され得る擬似エラ
ーデータを生成する手段と、該生成手段を作動するとと
もに擬似エラー原因設定状態を表示する擬似エラー原因
設定表示手段と、該生成手段の作動を抑止する手段とを
設け、上記エラーチェック手段がエラーを検出すること
によって上記エラー表示手段から出力される割込み信号
により上記抑止手段を作動させることを特徴とするエラ
ーチェック機能のテスト制御方式。」 ２、明細ｍ第７頁第１０行乃至第８頁第１行「エラーチ
ェック・・・・特徴と」を次のように補正する。 「エラーチェック手段と、該エラーチェック手段による
エラー検出時に割込み信号を発生ずるエラー表示手段と
をぞなえたデータ処理システムにおいて、上記エラーチ
ェック手段によ、ってエラーか検出され得る擬似エラー
データを生成する手段と、該生成手段を作動するととも
に擬似エラー原因設定状態を表示する擬似エラー原因設
定表示手段と、該生成手段の作動を抑止する手段とを設
の、上記エラーチェック手段がエラーを検出することに
よって上記エラー表示手段から出力される割込め信号に
より上記抑止手段を作動させることを特徴と」。 以上 一冠ｆ″−３禿十市−正τ刀：（指令）昭和５９年８月
１６０ 昭和５８年特許願第５６７１４−′ｒ３２、発明の名称 エラーチェ、り機能のデスト制御方弐 ３、補１Ｆをづ゛る者 事件との関係 特許′（出願人 住所 神奈川県用崎市中原区」小ＩＪＪ ＩＩ’ ］、
（１１５番地民名 （，５２２）冨寸Ｊ株式会社 代表壱 山 木 卓 眞 ４６代理人 住所 東京都荒川区西ｌ］暮甲４−Ｊ目１７蚕１￥；発
送日 昭和５９年７゛°月３１目 ６、補正により増加する発明の数 ０ ７、補正の対象 ［−昭和５９年４月１３日付提出の”
＋−ＷＥ十山−ｊ−［ン書（審査請求時）昭ＪＩＩ５９
イ１４月１３ Ｆ７ 騎語庁長官 若 杉 和 夫ゲ１１ １．１１件の表示 昭和５８年髄５′１願第５ （ｉ ７１４号２、究明の
名称 １ラ一チエノク機能のテスト制御方式 ３、補正をする者 事件との関係 特許出願人 住所 神奈川県用崎市中原区−Ｌ小［１１中１０１５番
地氏名 （５２２）冨士通株代会社 代表考゛ 山 オ 卓 眞 ４、代理人 住所 東京都荒川区西Ｉコ暮里４丁目１７番１号５、補
正により増加する発明の数 なし６、補正の対象 明細
書の「特許請求の範囲」。 「発明の詳細な説明」の欄 ７、補正の内容 別紙の通り
Claims (1)
- エラーチェック手段と、該エラーチェック手段によるエ
ラー検出時に割込み信号を発生するエラー表示手段とを
そなえたデータ処理システムにおいて、上記エラーチェ
ック手段によってエラーが検出され得る擬似エラーデー
タを生成する手段と、該生成手段を作動するとともに擬
似エラー原因設定状態を表示する擬似エラー原因設定表
示手段と、該生成手段の作動を抑止する手段とを設け、
上記エラーチェック手段がエラーを検出することによっ
て上記エラー表示手段から出力される割込み信号により
上記抑止手段を作動させるとともに、上記エラー表示手
段および擬似エラー原因設定表示手段とをリセットする
ことを特徴とするエラーチェック機能のテスト制御方式
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58056714A JPS6017541A (ja) | 1983-03-31 | 1983-03-31 | エラ−チエツク機能のテスト制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58056714A JPS6017541A (ja) | 1983-03-31 | 1983-03-31 | エラ−チエツク機能のテスト制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6017541A true JPS6017541A (ja) | 1985-01-29 |
| JPH0434180B2 JPH0434180B2 (ja) | 1992-06-05 |
Family
ID=13035145
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58056714A Granted JPS6017541A (ja) | 1983-03-31 | 1983-03-31 | エラ−チエツク機能のテスト制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6017541A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03260735A (ja) * | 1990-03-09 | 1991-11-20 | Fujitsu Ltd | パリティ検出回路の動作確認方式 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS567126A (en) * | 1979-06-28 | 1981-01-24 | Nec Corp | Initializing system |
-
1983
- 1983-03-31 JP JP58056714A patent/JPS6017541A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS567126A (en) * | 1979-06-28 | 1981-01-24 | Nec Corp | Initializing system |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03260735A (ja) * | 1990-03-09 | 1991-11-20 | Fujitsu Ltd | パリティ検出回路の動作確認方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0434180B2 (ja) | 1992-06-05 |
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