JPS61269731A - 加算回路 - Google Patents
加算回路Info
- Publication number
- JPS61269731A JPS61269731A JP11160185A JP11160185A JPS61269731A JP S61269731 A JPS61269731 A JP S61269731A JP 11160185 A JP11160185 A JP 11160185A JP 11160185 A JP11160185 A JP 11160185A JP S61269731 A JPS61269731 A JP S61269731A
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- JP
- Japan
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- output
- register circuit
- adder
- signal
- circuit
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は加算回路に関する。
従来、加算回路は、例えば第４図に示すように、１個の
加算器１１と１個のレジスタ回路１２で構成されていた
。
加算器１１と１個のレジスタ回路１２で構成されていた
。
上述したような従来の加算回路では、特に加算するビッ
ト数が多い場合には、加算を行う時間が長くかかり、そ
のためにレジスタをセットするクロックの周期を短くす
ることができなかった。
ト数が多い場合には、加算を行う時間が長くかかり、そ
のためにレジスタをセットするクロックの周期を短くす
ることができなかった。
本発明は、加算回路とレジスタ回路を、外部より与えら
れた加数の２倍の加算用と１倍の加算用とに２重に構成
し、選択回路により各レジスタ回路の出力を交互に出力
することにより、加数の１倍、２倍、３倍、・・・の加
算結果を、従来の加算回路の２倍のスピードにて得られ
るようにしたものである。
れた加数の２倍の加算用と１倍の加算用とに２重に構成
し、選択回路により各レジスタ回路の出力を交互に出力
することにより、加数の１倍、２倍、３倍、・・・の加
算結果を、従来の加算回路の２倍のスピードにて得られ
るようにしたものである。
すなわち、本発明の加算回路は、入力信号を入カフロッ
ク信号の立上りまたは立下りにより取込んで出力する第
１のレジスタ回路と、入力信号を、第１のレジスタ回路
とは逆に入力クロック信号の立下りまたは立上りにより
取込んで出力する第２のレジスタ回路と、外部より与え
られた加数信号の２倍と第１のレジスタ回路の出力を加
算し、第１のレジスタ回路の入力信号として出力する第
１の加算器と、前記加数信号の１倍と第２のレジスタ回
路の出力を加算し、第２のレジスタ回路の入力信号とし
て出力する第２の加算器と、第１、第２のレジスタ回路
の出力を、入力クロック信号により選択して出力する選
択回路を有する。
ク信号の立上りまたは立下りにより取込んで出力する第
１のレジスタ回路と、入力信号を、第１のレジスタ回路
とは逆に入力クロック信号の立下りまたは立上りにより
取込んで出力する第２のレジスタ回路と、外部より与え
られた加数信号の２倍と第１のレジスタ回路の出力を加
算し、第１のレジスタ回路の入力信号として出力する第
１の加算器と、前記加数信号の１倍と第２のレジスタ回
路の出力を加算し、第２のレジスタ回路の入力信号とし
て出力する第２の加算器と、第１、第２のレジスタ回路
の出力を、入力クロック信号により選択して出力する選
択回路を有する。
本発明の実施例について図面を参照して説明する。
第１図は本発明による加算回路の一実施例のブロック図
、第２図はそのタイムチャートである。
、第２図はそのタイムチャートである。
第１の加算器１は外部より与えられた加数信号ａを２倍
して加算するためのもので、第２の加算器２は加数信号
ａの１倍を加算するためのものである。第１のレジスタ
回路３はエツジトリガタイプのフリップフロップにて構
成され、クロック信号ＧＫの立上りエツジにて第１の加
算器１の出力すを取込んで、出力ｄとして出力する、第
２のレジスタ回路４はラッチ回路にて構成され、クロッ
ク信号Ｃにがロウレベルの場合には、第２の加算器２の
出力Ｃを出力ｅとして出力し、クロック信号ＧＫがハイ
レベルの場合には、クロック信号ＧＫがロウレベルから
ハイレベルに変化する直前の第２の加算器２の出力Ｃの
内容を保持しており、これを出力ｅとして出力する。な
お、第１、第２のレジスタ回路２．３はリセット信号Ｒ
が有効（ロウレベル）となると、その出力ｄ、ｅが共に
初期値となる０選択回路５は、クロ７り信号ＧＫがハイ
レベルの場合には、第２のレジスタ回路４の出力ｅを。
して加算するためのもので、第２の加算器２は加数信号
ａの１倍を加算するためのものである。第１のレジスタ
回路３はエツジトリガタイプのフリップフロップにて構
成され、クロック信号ＧＫの立上りエツジにて第１の加
算器１の出力すを取込んで、出力ｄとして出力する、第
２のレジスタ回路４はラッチ回路にて構成され、クロッ
ク信号Ｃにがロウレベルの場合には、第２の加算器２の
出力Ｃを出力ｅとして出力し、クロック信号ＧＫがハイ
レベルの場合には、クロック信号ＧＫがロウレベルから
ハイレベルに変化する直前の第２の加算器２の出力Ｃの
内容を保持しており、これを出力ｅとして出力する。な
お、第１、第２のレジスタ回路２．３はリセット信号Ｒ
が有効（ロウレベル）となると、その出力ｄ、ｅが共に
初期値となる０選択回路５は、クロ７り信号ＧＫがハイ
レベルの場合には、第２のレジスタ回路４の出力ｅを。
また、クロック信号ＣＫがロウレベルの場合には、第Ｉ
のレジスタ回路３の出力ｄを選択して、加算結果出力信
号ｆとして出力する。
のレジスタ回路３の出力ｄを選択して、加算結果出力信
号ｆとして出力する。
次に、本実施例の動作を第２図のタイムチャートを参照
して説明する。まず、リセット信号Ｒが有効となること
で、第１．第２のレジスタ回路３．４の出力ｄ、ｅは共
に初期値（−〇）となり、第１、第２の加算器１．２で
は、初期値である第１のレジスタ回路３の出力ｄ （−
０）と加数信号ａ （−１）の２倍、１倍の加算がそれ
ぞれ実行される。そして、時刻ｔ１にリセット信号Ｒが
無効となると、第２のレジスタ回路４ではクロック信号
ＧＫにロウレベルなので、第２の加算器２の出力ｃ （
＝１）を第２のレジスタ回路４は、その出力ｅとする。
して説明する。まず、リセット信号Ｒが有効となること
で、第１．第２のレジスタ回路３．４の出力ｄ、ｅは共
に初期値（−〇）となり、第１、第２の加算器１．２で
は、初期値である第１のレジスタ回路３の出力ｄ （−
０）と加数信号ａ （−１）の２倍、１倍の加算がそれ
ぞれ実行される。そして、時刻ｔ１にリセット信号Ｒが
無効となると、第２のレジスタ回路４ではクロック信号
ＧＫにロウレベルなので、第２の加算器２の出力ｃ （
＝１）を第２のレジスタ回路４は、その出力ｅとする。
このとき第１のレジスタ回路３の出力ｄは初期値（−〇
）のままである、このとき、選択回路５は、選択信号で
あるクロック信号ＣＫがロウレベルであるので、第１の
レジスタ回路３の出力信号ｃｌ （−０）をその出力信
号ｆとする０次に、時刻ｔ２にクロック信号ＣＫが立上
ると、第２のレジスタ回路４は保持状態はなり、かつ選
択回路５は第２のレジスタ回路４の出力ｅ （＝１）を
その出力信号ｆとする。このときの出力信号ｆは第１の
レジスタ回路３の初期値に加数信号ａを加算した結果が
あられれる。一方、同じクロック信号ＧＫの立上りにて
、第１のレジスタ回路３には、第１の加算器ｌの出力ｂ
（−２）が保持されて、第１のレジスタ回路３の出力
ｄにあられれる。この第１のレジスタ回路３の出力ｄは
、クロック信号ＧＫが立上る前の第１のレジスタ回路３
の出力ｄと加数信号ａの加算結果であるが、この場合ク
ロック信号ＧＫが立上る前は第１のレジスタ回路３は初
期化されたままであり、その出力ｄは初期値である。一
方、第１の加算器１は、前述したように外部より与えら
れた加数信号ａを２倍して加算するものであり、第１の
加算器１の入力信号である加数信号ａは１ビット高位に
シフトされて加算されており、第工の加算器ｌの出力す
は、クロック信号ＧＫが次にロウレベルとなったとき出
力すべぎ加算結果となっている。
）のままである、このとき、選択回路５は、選択信号で
あるクロック信号ＣＫがロウレベルであるので、第１の
レジスタ回路３の出力信号ｃｌ （−０）をその出力信
号ｆとする０次に、時刻ｔ２にクロック信号ＣＫが立上
ると、第２のレジスタ回路４は保持状態はなり、かつ選
択回路５は第２のレジスタ回路４の出力ｅ （＝１）を
その出力信号ｆとする。このときの出力信号ｆは第１の
レジスタ回路３の初期値に加数信号ａを加算した結果が
あられれる。一方、同じクロック信号ＧＫの立上りにて
、第１のレジスタ回路３には、第１の加算器ｌの出力ｂ
（−２）が保持されて、第１のレジスタ回路３の出力
ｄにあられれる。この第１のレジスタ回路３の出力ｄは
、クロック信号ＧＫが立上る前の第１のレジスタ回路３
の出力ｄと加数信号ａの加算結果であるが、この場合ク
ロック信号ＧＫが立上る前は第１のレジスタ回路３は初
期化されたままであり、その出力ｄは初期値である。一
方、第１の加算器１は、前述したように外部より与えら
れた加数信号ａを２倍して加算するものであり、第１の
加算器１の入力信号である加数信号ａは１ビット高位に
シフトされて加算されており、第工の加算器ｌの出力す
は、クロック信号ＧＫが次にロウレベルとなったとき出
力すべぎ加算結果となっている。
従って、このクロック信号ＣＫの立上りで現在、選択回
路５の出力となっている次の出力が第１のレジスタ回路
３に準備される。第１のレジスタ回路３に新たに値が設
定されると次の加算が第１゜第２の加算器１．２におい
て開始される。以下、クロック信号ＧＫに従い順次先行
して加算が実行されていき、加算結果出力信号ｆとして
、加数信号ａの１倍、２倍、３倍、４倍、・・・テある
ｌ、２゜３．４．・・・が得られる。
路５の出力となっている次の出力が第１のレジスタ回路
３に準備される。第１のレジスタ回路３に新たに値が設
定されると次の加算が第１゜第２の加算器１．２におい
て開始される。以下、クロック信号ＧＫに従い順次先行
して加算が実行されていき、加算結果出力信号ｆとして
、加数信号ａの１倍、２倍、３倍、４倍、・・・テある
ｌ、２゜３．４．・・・が得られる。
第３図は本発明の他の実施例のブロック図で、本実施例
はマスタスライス上に実現したものである。
はマスタスライス上に実現したものである。
ラッチ回路１０１〜１０４は第４図（１）に示すような
ラッチ回路（表−１はその真理値表）で、それぞれ入力
信号（加数指示データ）５１３〜５１Ｂを入力信号（加
数セット信号）５１７にて保持するものであり、出力の
４ビツトは加数を示している。
ラッチ回路（表−１はその真理値表）で、それぞれ入力
信号（加数指示データ）５１３〜５１Ｂを入力信号（加
数セット信号）５１７にて保持するものであり、出力の
４ビツトは加数を示している。
表−１
フル争アダー２０１〜２０８，２１１〜２１８は第４図
（２）に示すようなフル・アダー（表−２はその真理値
表）で、フル・アダー２０１〜２０日は加数の２倍の加
算（フル昏アダー２０１は最上位ビット、フル・アゲ−
２０８は最下位ビット）を行ない、フル・アダー２１１
〜２１Ｂは加数の１倍の加算（フル・アダー ２１１は
最上位ビット、フルーアダー２１Ｂは最下位ビット）を
行なう、これらフル・アダー ２０１〜２０８、２１１
〜２１８は後述のフリップ−フロップ回路３０１〜３０
Ｂの出力とラッチ回路１０１〜１０４の出力を入力とし
、加算を実行する。
（２）に示すようなフル・アダー（表−２はその真理値
表）で、フル・アダー２０１〜２０日は加数の２倍の加
算（フル昏アダー２０１は最上位ビット、フル・アゲ−
２０８は最下位ビット）を行ない、フル・アダー２１１
〜２１Ｂは加数の１倍の加算（フル・アダー ２１１は
最上位ビット、フルーアダー２１Ｂは最下位ビット）を
行なう、これらフル・アダー ２０１〜２０８、２１１
〜２１８は後述のフリップ−フロップ回路３０１〜３０
Ｂの出力とラッチ回路１０１〜１０４の出力を入力とし
、加算を実行する。
フリップ・フロップ３０１〜３０８は第４図（３）に
、示すようなエツジトリガタイプのフリップ−
フロップ（表−３はその真理値表）であり、ラッチ回路
３１１〜３１８は第４図（４）に示すようなラッチ回路
（表−４はその真理値表）で、フリップ・フロップ３０
１〜３０８はそれぞれフル・アダー２０１〜２０Ｂの出
力を入力（リセットｅ号）５１１にて取込み保持し、ラ
ッチ回路３１１〜３１８はそれぞれフル・アダー２１１
〜２１８の出力を入力５１１にて取込み保持する。
、示すようなエツジトリガタイプのフリップ−
フロップ（表−３はその真理値表）であり、ラッチ回路
３１１〜３１８は第４図（４）に示すようなラッチ回路
（表−４はその真理値表）で、フリップ・フロップ３０
１〜３０８はそれぞれフル・アダー２０１〜２０Ｂの出
力を入力（リセットｅ号）５１１にて取込み保持し、ラ
ッチ回路３１１〜３１８はそれぞれフル・アダー２１１
〜２１８の出力を入力５１１にて取込み保持する。
選択回路４０１〜４０８は第４図（５）に示すような２
１−Ｉ−Ｉ Ａ隻ＩＩ！Ｉ 柑間叶 を中 −【 倉上
ｔ＾肯宵腑中八へ−入力５１２（クロック信号）にて
ラッチ回路３０１〜３０８の出力とラッチ回路３１１〜
３１８の出力を選択し、それぞれ加数結果出力信号８０
１〜８０Ｂとして出力する。
１−Ｉ−Ｉ Ａ隻ＩＩ！Ｉ 柑間叶 を中 −【 倉上
ｔ＾肯宵腑中八へ−入力５１２（クロック信号）にて
ラッチ回路３０１〜３０８の出力とラッチ回路３１１〜
３１８の出力を選択し、それぞれ加数結果出力信号８０
１〜８０Ｂとして出力する。
なお、入力信号５０１〜５１０は接地されて、ロウレベ
ルに固定されている。
ルに固定されている。
本実施例では、マスタースライスにて決まったＡＣ特性
をもつ機能ブロックを使って、従来の回路の２倍性能、
即ち２倍速いクロック５１２に動作させることができる
。
をもつ機能ブロックを使って、従来の回路の２倍性能、
即ち２倍速いクロック５１２に動作させることができる
。
以上説明したように本発明は、加算回路とレジスタ回路
を、外部より与えられた加数の２倍の加算用と１倍の加
算用とに２重に構成し、選択回路により各レジスタ回路
の出力を交互に出力することにより、加数の１倍、２倍
、３倍、・・・の加算結果を、従来の加算回路の２倍の
スピードにて得られる効果がある。
を、外部より与えられた加数の２倍の加算用と１倍の加
算用とに２重に構成し、選択回路により各レジスタ回路
の出力を交互に出力することにより、加数の１倍、２倍
、３倍、・・・の加算結果を、従来の加算回路の２倍の
スピードにて得られる効果がある。
第１図は本発明による加算回路の一実施例のブロック図
、第２図は第１図の加算回路の動作を示すタイムチャー
ト、第３図は、本発明の他の実施例のブロック図、第４
図は第３図に示した各回路の入出力の関係を示す図、第
５図は加算回路の従来例のブロック図である。 １：第１の加算器、 ２：第２の加算器、３：第１
のレジスタ回路。 ４：第２のレジスタ回路、 ５：選択回路、 ａ：加数信号。 ｂ＝第１の加算器ｌの出力。 Ｃ：第２の加算器２の出力、 ｄ：第１のレジスタ回路３の出力、 ｅ：第２のレジスタ回路４の出力。 ｆ：加算結果出力信号。 ＣＫ：クロック信号、 Ｒ：リセット信号。 ？＋ ｈ ’／ｌ”−、）イ吉号Ｒ’ｉ’−″″−一°”−゛第２
図
、第２図は第１図の加算回路の動作を示すタイムチャー
ト、第３図は、本発明の他の実施例のブロック図、第４
図は第３図に示した各回路の入出力の関係を示す図、第
５図は加算回路の従来例のブロック図である。 １：第１の加算器、 ２：第２の加算器、３：第１
のレジスタ回路。 ４：第２のレジスタ回路、 ５：選択回路、 ａ：加数信号。 ｂ＝第１の加算器ｌの出力。 Ｃ：第２の加算器２の出力、 ｄ：第１のレジスタ回路３の出力、 ｅ：第２のレジスタ回路４の出力。 ｆ：加算結果出力信号。 ＣＫ：クロック信号、 Ｒ：リセット信号。 ？＋ ｈ ’／ｌ”−、）イ吉号Ｒ’ｉ’−″″−一°”−゛第２
図
Claims (1)
- 【特許請求の範囲】 入力信号を入力クロック信号の立上りまたは立下りによ
り取込んで出力する第１のレジスタ回路と、 入力信号を、第１のレジスタ回路とは逆に入力クロック
信号の立下りまたは立上りにより取込んで出力する第２
のレジスタ回路と、 外部より与えられた加数信号の２倍と第１のレジスタ回
路の出力を加算し、第１のレジスタ回路の入力信号とし
て出力する第１の加算器と、前記加数信号の１倍と第２
のレジスタ回路の出力を加算し、第２のレジスタ回路の
入力信号として出力する第２の加算器と、 第１、第２のレジスタ回路の出力を、入力クロック信号
により選択して出力する選択回路を有する加算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11160185A JPS61269731A (ja) | 1985-05-24 | 1985-05-24 | 加算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11160185A JPS61269731A (ja) | 1985-05-24 | 1985-05-24 | 加算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61269731A true JPS61269731A (ja) | 1986-11-29 |
Family
ID=14565487
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11160185A Pending JPS61269731A (ja) | 1985-05-24 | 1985-05-24 | 加算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61269731A (ja) |
-
1985
- 1985-05-24 JP JP11160185A patent/JPS61269731A/ja active Pending
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