JPS5979495A - シフト回路 - Google Patents
シフト回路Info
- Publication number
- JPS5979495A JPS5979495A JP57188971A JP18897182A JPS5979495A JP S5979495 A JPS5979495 A JP S5979495A JP 57188971 A JP57188971 A JP 57188971A JP 18897182 A JP18897182 A JP 18897182A JP S5979495 A JPS5979495 A JP S5979495A
- Authority
- JP
- Japan
- Prior art keywords
- shift
- bit
- circuit
- shift circuit
- bits
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
Landscapes
- Shift Register Type Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はディジタル式データ処理装倚忙使用されるシフ
ト回路に関し、特に、ラッチ回路を持たずに任意のシフ
ト数を１周期の間にシフトするいわゆるバレルシフタに
関する。
ト回路に関し、特に、ラッチ回路を持たずに任意のシフ
ト数を１周期の間にシフトするいわゆるバレルシフタに
関する。
第１図は従来の（ツク成例である。同図において、（１
）は６４ビツトのデータセレクタであり、論理シフト、
算術シフト、ローテートシフトなどのシフトモードに対
応し、３２ビツトのデータＤ等を選択する。（２）は０
．１６．３２．４８ビツトのシフト回路であυ、左ロー
テートシフトの機能を有する。このシフト回路（２）は
実際はデータセレクタでト１り成される。
）は６４ビツトのデータセレクタであり、論理シフト、
算術シフト、ローテートシフトなどのシフトモードに対
応し、３２ビツトのデータＤ等を選択する。（２）は０
．１６．３２．４８ビツトのシフト回路であυ、左ロー
テートシフトの機能を有する。このシフト回路（２）は
実際はデータセレクタでト１り成される。
（３）は０．】、・・・１５ビツトの各ビット単位でシ
フトモードな左シフト回路であり、これもデータセレク
タで構成され３２ビツトの結果を出力する。シフト回路
１２）、シフト回路（３）のシフト数はＮで与えられ、
データーヒレフタ（４）を経由してシフト回路（２）及
び（３）に与えられる。（５）は右シフトを行う場合の
シフト数生成用の加算器であり、シフト数Ｎの２の補数
を求める。シフト数Ｎは６ビツトで構成され０〜３１ビ
ツトのシフトを指示する。
フトモードな左シフト回路であり、これもデータセレク
タで構成され３２ビツトの結果を出力する。シフト回路
１２）、シフト回路（３）のシフト数はＮで与えられ、
データーヒレフタ（４）を経由してシフト回路（２）及
び（３）に与えられる。（５）は右シフトを行う場合の
シフト数生成用の加算器であり、シフト数Ｎの２の補数
を求める。シフト数Ｎは６ビツトで構成され０〜３１ビ
ツトのシフトを指示する。
次に第１図に示した従来回路の動作を説明する。
まず、左論理シフトの場合は、データセレクタ＋１１は
「Ｄｏ〜、１，０１の組みを選択［７、シフト回路（２
）へ５７、’／７ト数Ｎｌｄ （Ｉ）＊＊＊＊＊’）２
（＊は１ｏ″又は′１′のいずれであってもよい）で表
わされ、データセレクタ（４）を介して上位２ビツトが
シフト回路（２）、下位４ビツトがシフト回路（３）を
制御する。シフト数Ｎの上位２ビツトは’ｏｏ’の時０
ビツト、 ’０１’のＲ１６ヒツト、’１０’ ノ時３
２ビツト、’ＩＩ’ノ時４８ピットの重みを持っている
。まだ下位４ビツトはＯ〜１５ビットオでの重みを持つ
。従って、シフト回路（２）ではシフト数Ｎの最上位ビ
ットが０′であるから、０または１６ビツト左ローテー
トシフトしたデータを選択し、シフト回路（３）へ流す
。シフト回路（３）では残りの０〜１５ビツトの左シフ
トを行ない、データを出力する。左算術シフトも同様で
ある。
「Ｄｏ〜、１，０１の組みを選択［７、シフト回路（２
）へ５７、’／７ト数Ｎｌｄ （Ｉ）＊＊＊＊＊’）２
（＊は１ｏ″又は′１′のいずれであってもよい）で表
わされ、データセレクタ（４）を介して上位２ビツトが
シフト回路（２）、下位４ビツトがシフト回路（３）を
制御する。シフト数Ｎの上位２ビツトは’ｏｏ’の時０
ビツト、 ’０１’のＲ１６ヒツト、’１０’ ノ時３
２ビツト、’ＩＩ’ノ時４８ピットの重みを持っている
。まだ下位４ビツトはＯ〜１５ビットオでの重みを持つ
。従って、シフト回路（２）ではシフト数Ｎの最上位ビ
ットが０′であるから、０または１６ビツト左ローテー
トシフトしたデータを選択し、シフト回路（３）へ流す
。シフト回路（３）では残りの０〜１５ビツトの左シフ
トを行ない、データを出力する。左算術シフトも同様で
ある。
但し、左算術シフトの場合は符号ビットＤ。が残るよう
制御されるが本発明と直接関係がないので説明は省略す
る。左ローテートシフトの場合はデータセレクタ（１）
で［Ｄ３．〜３１ ＋ Ｄｏ〜３１Ｊの組みを選択する
他の動作は上記した左論理シフトと回じであるので省Ｉ
ｌ＋７５する。
制御されるが本発明と直接関係がないので説明は省略す
る。左ローテートシフトの場合はデータセレクタ（１）
で［Ｄ３．〜３１ ＋ Ｄｏ〜３１Ｊの組みを選択する
他の動作は上記した左論理シフトと回じであるので省Ｉ
ｌ＋７５する。
次に右シフトに関して説明する。右シフトモードに対応
するデータセレクタ（１）の動作は、右算術シフトでｒ
Ｄｏ〜、Ｉ、Ｓ」の組合せを選択すること以外は左シ
フトと同様である。ここでＳはデータＤの符号ビットＤ
、を３２ビツトに拡張したものである、シフト数Ｎは、
まず加算器（５）により２の補数に変換される。即ち６
４−Ｎの値をデータセレクタ（４）で選択し、上記と同
様にシフト回路（２）またけ（３）に与える。例えば右
５ビットシフト時、シフト数Ｎ＝（０００１０１）２は
加算器（５）により（１１１０１１）２に変換され、デ
ータセレクタ（４）から出力される。この選択されたシ
フト数Ｎの上位２ビツト（′１１″）からシフト回路（
２）は４８ビツト左ローテートシフトした結果を生成し
、シフト回路（３）に出力する。そ１，２で下位４ビツ
ト（′″１０１１”）からシフト回路（３）は、左１１
ビツトシフトし最終結果を生成するが、この結果は右５
ビツトシフトと等価である。
するデータセレクタ（１）の動作は、右算術シフトでｒ
Ｄｏ〜、Ｉ、Ｓ」の組合せを選択すること以外は左シ
フトと同様である。ここでＳはデータＤの符号ビットＤ
、を３２ビツトに拡張したものである、シフト数Ｎは、
まず加算器（５）により２の補数に変換される。即ち６
４−Ｎの値をデータセレクタ（４）で選択し、上記と同
様にシフト回路（２）またけ（３）に与える。例えば右
５ビットシフト時、シフト数Ｎ＝（０００１０１）２は
加算器（５）により（１１１０１１）２に変換され、デ
ータセレクタ（４）から出力される。この選択されたシ
フト数Ｎの上位２ビツト（′１１″）からシフト回路（
２）は４８ビツト左ローテートシフトした結果を生成し
、シフト回路（３）に出力する。そ１，２で下位４ビツ
ト（′″１０１１”）からシフト回路（３）は、左１１
ビツトシフトし最終結果を生成するが、この結果は右５
ビツトシフトと等価である。
以上の従来技術に於ては、右シフトに於てシフト数Ｎの
２の補数を求めなければならず、これに要する時間が無
視できず、データ処理装置全体の性能にも影響を及ばず
ようになる欠点があった。
２の補数を求めなければならず、これに要する時間が無
視できず、データ処理装置全体の性能にも影響を及ばず
ようになる欠点があった。
本発明は上記欠点を克服するために２つの補数によるシ
フト制御が不要であり、高速で且つ簡単な、シフト制御
が可能なシフト回路を提供することを目的とする。
フト制御が不要であり、高速で且つ簡単な、シフト制御
が可能なシフト回路を提供することを目的とする。
本発明に於ては右シフト時のシフト制御をインバータに
よりシフト数Ｎの１の補数で行ない、不足の１ビツトは
別のシフトレジスタ傾よシ加えて正規のシフト結果を得
られるようにしたものである。
よりシフト数Ｎの１の補数で行ない、不足の１ビツトは
別のシフトレジスタ傾よシ加えて正規のシフト結果を得
られるようにしたものである。
第２図は本発明の一実施例を示す図である。同図におい
ては第１図と同一部分には同一番号が付けである。新し
く設けられた部分について説明をすると、（（ｉ） ｆ
ｌシフト数Ｎの各ビットを反転するインバータ、（７）
は０″マたは′１″ビットの左シフト回路であり、右シ
フトを示す信号Ｒが真（′″１つになったときのみ′″
１＃１＃ビツトフトを行う回路である。
ては第１図と同一部分には同一番号が付けである。新し
く設けられた部分について説明をすると、（（ｉ） ｆ
ｌシフト数Ｎの各ビットを反転するインバータ、（７）
は０″マたは′１″ビットの左シフト回路であり、右シ
フトを示す信号Ｒが真（′″１つになったときのみ′″
１＃１＃ビツトフトを行う回路である。
即ち左シフト時はＲを偽ＣＯつとし、シフト回路（力に
シフト動作を行わせない。またこのシフト回路（力は他
のシフト回路＋２１ 、 （３）と同様データセレクタ
で構成され３２ビツト出力する。
シフト動作を行わせない。またこのシフト回路（力は他
のシフト回路＋２１ 、 （３）と同様データセレクタ
で構成され３２ビツト出力する。
次に第２図の動作を説明する。まず、左シフト時は従来
例と同様にシフト数Ｎがそのままデータセレクタ（４）
を経由し、シフト回路（２）及び（３）に与えられる。
例と同様にシフト数Ｎがそのままデータセレクタ（４）
を経由し、シフト回路（２）及び（３）に与えられる。
また信号几は偽にし、シフト回路（力はシフト動作はせ
ずに人力を結果としてそのまま出力する。この時データ
セレクタ（１）、シフト回路（２）。
ずに人力を結果としてそのまま出力する。この時データ
セレクタ（１）、シフト回路（２）。
（３）は第１図と同様の動作を行う。
次に、右シフト時のシフト制ｂ１１１は、シフト数Ｎの
′″１″の補数（Ｎ）をインバータ（６）より得る。′
１′の補数でシフト数を与えた場合は、２の補数（−Ｎ
＝Ｎ＋１）で与える場合に対してシフト数が１だけ少な
いがこの不都合はシフト回路（力で１ビツトの左シフト
を追加することによシ解決されている。即ち右シフｌＨ
ｊ：シフト数Ｎの′″１＃の補数をインバータ（６）で
求め、データセレクタ（４）を経由して、従来回路と同
じビット割当てによりシフト回路＋２１ 、 （３１に
与える。シント回路（３）の出力は正規のシフトより１
ビツト少くシフトされたデータであるので、信号Ｒを真
にすることによりシフト回路（力により更に１ビツトだ
け左ソフトさせ正規のシフト結果を得るのである。
′″１″の補数（Ｎ）をインバータ（６）より得る。′
１′の補数でシフト数を与えた場合は、２の補数（−Ｎ
＝Ｎ＋１）で与える場合に対してシフト数が１だけ少な
いがこの不都合はシフト回路（力で１ビツトの左シフト
を追加することによシ解決されている。即ち右シフｌＨ
ｊ：シフト数Ｎの′″１＃の補数をインバータ（６）で
求め、データセレクタ（４）を経由して、従来回路と同
じビット割当てによりシフト回路＋２１ 、 （３１に
与える。シント回路（３）の出力は正規のシフトより１
ビツト少くシフトされたデータであるので、信号Ｒを真
にすることによりシフト回路（力により更に１ビツトだ
け左ソフトさせ正規のシフト結果を得るのである。
本発明は以上のようになるものであって、右シフト時に
加算器による演算が不要なため、シフト回路（力と加算
器（５）の動作時間の差の分だけシフトが高速比される
。一般にシフト回路をＩ’ｆｌＪ成するデータセレクタ
の動作時間は加算器に比べて数倍短いので本発明の構成
による効果は大きい。
加算器による演算が不要なため、シフト回路（力と加算
器（５）の動作時間の差の分だけシフトが高速比される
。一般にシフト回路をＩ’ｆｌＪ成するデータセレクタ
の動作時間は加算器に比べて数倍短いので本発明の構成
による効果は大きい。
第１図は従来のシフト回路構成を示す図、第２図は本発
明の一実施例の構成を示す図であるう１：データセレク
タ、 ２：シフト回路、 ３：シフト回路、４：デ
ータセし／フタ、 ６：インバータ、 ７１ビツト
シフレづ伐夕、Ｉｔ：右シフトを示す信号。 代理人 弁理士 井 上 −力 筒 １ 図 第 ２ 図
明の一実施例の構成を示す図であるう１：データセレク
タ、 ２：シフト回路、 ３：シフト回路、４：デ
ータセし／フタ、 ６：インバータ、 ７１ビツト
シフレづ伐夕、Ｉｔ：右シフトを示す信号。 代理人 弁理士 井 上 −力 筒 １ 図 第 ２ 図
Claims (1)
- ｎ ＋］ ヒツト（ｎ ：正数）から成るシフト数Ｎの
１の補ｐｐｑを求める手段と、該シフト数ＮとＮとを選
択する手段と、２°ビツトのデータを一方向にＯ′−ま
たは１ビツトシフトする手段とを具備し７、該ｏｔたは
１ビツトシフトする手段はシフト数Ｎの選択に呼応して
１ビツトシフトする仁とにより２ ビットのデータを
入力し、一方向にのみ０ないし２ −１ビツトシフトす
ることにょシ左右両方向のシフトを行い２°ビツト長の
シフト結果を得ることを特徴とするシフト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57188971A JPS5979495A (ja) | 1982-10-29 | 1982-10-29 | シフト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57188971A JPS5979495A (ja) | 1982-10-29 | 1982-10-29 | シフト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5979495A true JPS5979495A (ja) | 1984-05-08 |
Family
ID=16233126
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57188971A Pending JPS5979495A (ja) | 1982-10-29 | 1982-10-29 | シフト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5979495A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63163527A (ja) * | 1986-12-25 | 1988-07-07 | Nec Corp | デ−タ詰め込み回路 |
| JPS63314640A (ja) * | 1987-06-17 | 1988-12-22 | Fujitsu Ltd | バレルシフタ回路 |
| JPS63314639A (ja) * | 1987-06-17 | 1988-12-22 | Fujitsu Ltd | バレルシフタ回路 |
| JPS63314641A (ja) * | 1987-06-17 | 1988-12-22 | Fujitsu Ltd | バレルシフタ回路 |
| US4807172A (en) * | 1986-02-18 | 1989-02-21 | Nec Corporation | Variable shift-count bidirectional shift control circuit |
| JPH01161434A (ja) * | 1987-12-17 | 1989-06-26 | Nec Corp | シフト演算回路 |
| JPH01244527A (ja) * | 1988-03-25 | 1989-09-28 | Nec Corp | 情報処理装置 |
| JP2013218708A (ja) * | 2006-01-31 | 2013-10-24 | Qualcomm Inc | 単一方向回転子のためのレジスタベースのシフト |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57196350A (en) * | 1981-05-27 | 1982-12-02 | Mitsubishi Electric Corp | Data processor |
-
1982
- 1982-10-29 JP JP57188971A patent/JPS5979495A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57196350A (en) * | 1981-05-27 | 1982-12-02 | Mitsubishi Electric Corp | Data processor |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4807172A (en) * | 1986-02-18 | 1989-02-21 | Nec Corporation | Variable shift-count bidirectional shift control circuit |
| JPS63163527A (ja) * | 1986-12-25 | 1988-07-07 | Nec Corp | デ−タ詰め込み回路 |
| JPS63314640A (ja) * | 1987-06-17 | 1988-12-22 | Fujitsu Ltd | バレルシフタ回路 |
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| JP2015144002A (ja) * | 2006-01-31 | 2015-08-06 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | 単一方向回転子のためのレジスタベースのシフト |
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