JPS61278238A - 伝送装置端末のアドレス判定回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、伝送路に複数の局を接続した伝送システムに
おけるアドレス判定回路に関する。

〔従来の技術〕

構内における複数の端末間、又は複数の構内にまたがる
端末間のデータ伝送システムが存在する。

例えば、ＬＡＮ　（ローカル・エリア・ネットワーク）
はその一つである。例えば、「データ通信ハンドブック
」　（電子通学余線、昭和５９年１０月３０日発行、１
２１頁参照）がある。

伝送システムの一例を第３図に示す。第３図は、３つの
ループ状伝送路５０，５１．５２を持ち、ループ状伝送
路５０には計算機５０Ａ及び端末５０Ｂ、５０Ｇを接続
する。計算機５０Ａも広い意味での端末と考えてよい。

ループ状伝送路５１には端末５１Ａ、、５１Ｂを接続し
、且つ端末５０Ｃを介して他のループ状伝送路と結合し
た。ループ状伝送路５２には端末５２Ａ、５２Ｂ、５２
Ｃを接続し且つ端末５０Ｂを介してループ状伝送路５０
を結合した。

ループ状伝送路５０，５１．５２はリングと呼ばれる。

この伝送システムのデータ伝送はフレーム単位で行われ
、その１フレームのデータフォーマットを第４図に示す
。１フレームの先頭と最後には同期コードの役割を果す
デリミタＤＥＬを置き、次いで、宛先アドレス部ＤＡ、
送信元アドレス部ＳＡ、送信情報工、チェックコードＦ
ＣＳを設けた。

このフレーム構成で、アドレス部ＤＡ、ＳＡはそれぞれ
数バイト構成より成る。この数バイトを必要とする理由
は、各リングがアドレスを持つこと、リング内に各ステ
ーション（端末）アドレスを必要とすること、更に、グ
ループによるリングの指定、グループによるステー・ジ
ョン指定を行うこと、等のためである。

宛先アドレス部ＤＡの具体的な細部構成を第５図に示す
。ＤＡは、下記より成る。

０　送信フレームが単−局宛か全局宛か（又は単−局宛
か複数の局を指定するグループ指定先か）を指定する局
種別アドレスＩＧＡゆ ０　相手局の所属するリングを指定するリング・ナンバ
ー・アドレスＬＡ。

０　送信相手局のステーション・アドレスＳＴＡ。

更に、第６図に示すように、ＬＡは単一リングか全リン
グか、ＳＴＡは個別かグループか全局かの指定を行う。

このように、アドレスは、多種であるため、各端局では
、アドレスの判定をいかに効率的に行うかが課題となる
。

従来でのアドレス判定手順を第７図で説明する。

宛先アドレスＤＡを自局宛であるか否か判定するため、
ＤＡそのものを、更に細かく分割し、ＤＡＩ、ＤＡ２．
・・・、ＤＡｎの如くする。この分割は例えば、アドレ
ス表示のための基本単位量であり、−例としては１バイ
トをもって分割する。

各１バイトか、リングやステーション等を指示し、且つ
グループか個別かといった内容を指示することになる。

一方、各端末にあっては、アドレス比較のための基準ア
ドレスＭＡを持つ。この基準アドレスＭＡとは、端末の
自己アドレス等を指示したものであり、端末個有の値で
ある。このＭＡに対しても、ＤＡの分割対応にＭＡＬ、
ＭＡ２．・・・。

Ｍ　Ａ　ｎと分割する。

この分割したＤ　Ａ　１〜Ｄ　Ａ　ｎとＭ　Ａ　１〜Ｍ
　Ａ　ｎとの間で、ＤＡＩとＭＡＬ→ＤＡ２とＭＡ２→
・・・の如く順次にアドレス比較を行う。この分割によ
る比較は、比較手順が長くなること、及び各分割した細
分アドレスＤ　Ａ　ｉとＭ　Ａ　ｉにあっては、ｉが異
なると比較処理の内容も単一でなく多様であること、の
特徴を持つ。

かかるアドレス判定の一連の処理を第８図に示す０図で
は、３つの判定処理を示す。この図の見方は、１つのＤ
Ａに対して、３分割したこと、及び各分割単位にそれぞ
れ異なるアドレス判定処理がとられることを意味する。

判定処理１では１個別かグループかの判定、自リングか
否かの判定、オール（ａ　２　Ｑ　１）か否か、オーツ
１ｚｏ（ａｕ１２０）か否かの判定を行う。処理２では
自すング宛か否か。ａｎＱｌか否か、ａＱＱｏか否か、
処理３では自ステーション宛か否か、自ステーション宛
かの処理を行う。

即ち、判定処理１では受信フレームが個別宛かグループ
宛か、個別宛の場合には受信局自身のアドレスと一致す
るか否か、あるいは放送フレームであるか否か、またグ
ループ宛の場合には、受信局の属するグループアドレス
と一致しているか否かの判定を行う必要があるが、判定
処理２〜４では、判定処理１の結果に基づき、個別宛で
あれば受信局自身のアドレスとの比較及び放送フレーム
か否かのチェック、またグループ宛であれば受信局の属
するグループ宛か否かを判定すれば良いため、判定処理
１と比較すると少ない処理で判定でき、判定に要する時
間が短くなる。第９図に判定処理に要する時間を示す。

Ｔ０Ｔ１間は前述単位量毎のフレーム伝送に要する時間
である。即ち、フレームの受信局にはＴ。Ｔｉの間隔で
単位量毎のデータが入ってくることになり、Ｔ、Ｔ□の
時間内に判定処理を終了する必要があるが、判定処理１
の様に、単位量当りの処理量が多くなるとＴ。Ｔ１の時
間内に判定できずに時間枠を超える場合（Ｔ。

Ｔ、）がある。よって、アドレス判定回路を構成する場
合には以上の様な判定量の多少による判定時間の差異を
緩衝しかつ小形化する必要がある。

従来の方法１としては、第１０図に示す様に受信したフ
レームの宛先アドレスを単位量毎に全て格納できる記憶
回路を設ける方法がある。この方法であれば、宛先アド
レス全体を次フレームを受信するまで保持できるため、
判定量の多少による判定時間の差異は緩衝できるが、宛
先アドレスＤＡの騒量の増大に伴い回路量が増大する欠
点がある。

また従来の方法２としては、第１１図に示す様に受信し
たフレームの宛先アドレスを単位量毎に１つの記憶回路
に次々に格納していく方法がある。

この方法であれば、アドレス判定回路を小形化できるが
１判定処理を一定時間内に行う必要があるため、前述の
様に、単位量当りの処理量が多くなると宛先アドレスの
単位量当りの保持時間内に判定できなくなる欠点がある
。

〔発明の目的〕

本発明の目的は、上述の如き伝送フレームを受信した局
で、該フレームの宛先アドレスと自局のアドレスを比較
し、該フレームが自局宛であるが否かを判定する際に１
判定量の多少に関係なく、小形でかつ高速に処理できる
アドレス判定回路を提供することにある。

〔発明の概要〕

本発明は、フレームを受信した局が、該フレームが自局
宛であるか否かを判定する場合に、受信したフレームの
宛先アドレスを単位量毎に記憶する回路を複数個設け、
順次、格納することで、記憶回路毎のデータの保持時間
を延ばし、単位量毎に異なる判定時間を緩衝する。また
、記憶回路の個数を最小限に押えることで回路の小形化
を図る。

〔発明の実施例〕

第１図は本発明の局受信装置の実施例を示す。

この局受信装置は、各局対応に個別に設けられる。

局受信装置は、直並列変換回路１１．シフトレジスタ１
３．アドレス変換回路１４より成る。

アドレス変換回路１４は、変換検出回路１５２選択回路
１６．インバータ１７Ｂ、アンドゲート１７Ａ、、１７
Ｃ，フラグレジスタ２２，２３．記憶回路１８，１９．
比較回路２０．受信局アドレス設定器（レジスタ）２１
より成る。

フレームを受信した局では、シリアルデータ１ｏである
伝送路のフレームを単位量毎にパラレルデータに変換す
る直並列変換を行う。直並列変換回路１１によりパラレ
ルデータ１２に変換したデータはシフトレジスタ１３．
受信バッファへと順次、転送するが、受信バッファへ転
送するか否か、即ち、受信フレームが自局宛であるか否
かを判定し、受信バッファへの転送許可信号２３を出力
するのはアドレス判定回路１４である。パラレルデータ
１２に変換したデータのうち、宛先アドレスＤＡはシフ
トレジスタ１３への転送と同様に。

アドレス判定回路１４へも転送する。アドレス判定回路
１４へ転送した宛先アドレスＤＡ１４は直並列変換回路
１１によって変換した単位量毎に、記憶回路１８．記憶
回路１９へ順次、交互に格納する。格納すべき記憶回路
の選択は、記憶回路選択信号１７を生成、出力する選択
回路１６である。

即ち、選択回路１６より出力する記憶回路選択信号１７
の論理値を１あるいはＯと変化させることにより、直並
列変換回路１１よりパラレルデータ１２としてアドレス
判定回路１４へ転送した、単位量当りの宛先アドレスＤ
Ａ１４を記憶回路１８あるいは記憶回路１９へと分配す
る。記憶回路選択信号１７の論理値を変化させるのは、
記憶回路１８あるいは１９に格納された単位量毎の宛先
アドレスＤＡと受信局自身のアドレスを格納した受信局
アドレス２１との比較を行う比較回路２０より出力する
選択回路制御信号２９である。例えば、記憶回路選択信
号１７の論理値が１の場合に記憶回路１８、論理値０の
場合に記憶回路１９が選択されるとすると、機憶回路選
択信号１７が論理値１の時単位容量に分割した宛先アド
レスＤＡ１４は記憶回路１８に格納され、同時に、記憶
回路１８にデータを格納したことを示すフラグレジスタ
２２がセットされ、フラグレジスタ２２のセットを示す
フラグセット信号２４が比較回路２０へ出力される。フ
ラグレジスタ２２のセットを検出した比較回路２０は、
選択回路制御信号２９により、選択回路１６に対し、記
憶回路選択信号〕７の論理値を１から０へ変更するよう
に指令する。

また、フラグクリア信号３０を用いてフラグ２２をクリ
アし、記憶回路１８に格納されたデータを読み込み、受
信局アドレス２１のデータとの比較を行う。前述の様に
記憶回路選択信号１７の論理値を１から１へ変更するこ
とにより、前述の如く分割された次の宛先アドレスＤＡ
は記憶回路１９に格納される。この様に２ケの記憶回路
に交互に宛先アドレスＤＡを単位量毎に交互に記憶し、
自局アドレスとの比較を行う。比較の結果、受信したフ
レームが自局宛であれば比較回路２０より受信バッファ
への転送許可信号２３を出力する。ここでシフトレジス
タ１３を設置したのは、受信したフレームが自局宛であ
るか否かを判定し、受信バッファへの転送許可信号２３
を出力するまでの時間をかせぎ、自局宛フレームだけを
受信バッファへ転送するためである。

以上の様なアドレス判定回路を構成することで２つの利
点が生まれる。第１の利点は記憶回路を２ケ設置するこ
とで各記憶回路のデータの保持時間を２倍にできるため
に、宛先アドレスの単位量当りの処理量の多少による判
定時間の差異を緩衝し、かつ判定を低速にできること、
第２の利点は宛先アドレスの単位量当りのデータの記憶
回路を最少限に押えたことによる回路の小形化である。

まず、第１の利点である判定時間の差異の緩衝について
説明する。宛先アドレスＤＡは第６図に示す様に個別／
グループを示すアドレスＩＯＡ及びリングアドレスＬＡ
及びフレームを受信すべき局番を示すステーションアド
レスＳＡより構成され、ステーションアドレスＳＡは第
７図に示す様に、個別局宛アドレス、放送アドレスある
いはグループアドレスの情報を含む。リンクグアドレス
ＬＡは単一リングか全リングかの識別を含む。またアド
レス判定を行う場合には第７図に示す様に、宛先アドレ
スを先頭からＤＡＩ、ＤＡ２．・・・ＤＡｎの様に分割
して受信局自身のアドレスＭＡと比較していくが、分割
した単位量当りの処理量は、該単位量に含まれる情報に
より異なる。

即ち前述のＤＡＩには個別宛かあるいはグループ宛かを
示すＩｌｏ、及び受信したフレームがどのリング宛かを
示すリングナンバーが含まれる。

よってＤＡＩのアドレス判定を行う際には第８図の判定
処理１に示す様にまず受信フレームが個別宛かグループ
宛かを判定し、次にリングナンバーの判定を行う。個別
宛であることを認識したら次にフレームの受信局が属す
るリング宛かどうかを判定する個別リングナンバー判定
を行う。個別リングナンバー判定を行った後、ＤＡＩに
含まれるリングナンバーが受信局の属するリングナンバ
ーと一致であっても不一致であっても受信したフレーム
が全リング宛か否か（ａ　Ｑ　Ｑ　１か、及びａΩΩ０
か）即ち放送フレームであるか否かの判定を行う。例え
ば、個別リングナンバー判定で受信局が属するリング宛
であると判定された場合には、該フレームが全リング宛
か否かを認識する必要がある。また、個別リングナンバ
ー判定で受信局が属するリング宛でないと判定された場
合でも。

全リング宛の場合には該フレームを受信しなければなら
ない。この様にＤＡＩの判定では多種の判定条件がある
ため、判定時間が長くなり、判定単位量毎のフレームの
伝送時間、即ち第９図におけるＴ。−Ｔ１間で判定処理
ができなくなりＴ２まで延びるという事象が発生する。

それに反しＤＡ２の判定では、ＤＡＩで既に受信したフ
レームが個別リング宛かグループ宛かという判定が終了
しているため、第８図の判定処理２に示す様に個別リン
グナンバー判定、全局リング宛か否かのチェックを行う
だけでよいため、第９図の判定処理２の様にＴ。−Ｔ□
間で判定処理が可能になる。この様に後になるに従い、
第８図の判定処理３に示す様に判定量が次第に減少して
いき１判定時間がフレームの単位当りの伝送時間、即ち
Ｔ０〜Ｔ□間におさまるようになる。

ここで、第１図に示す様に宛先アドレスの単位量当りの
記憶回路を２ケ設置し、交互にデータを格納すれば１つ
の記憶回路当りのデータの保持時間は第２図に示す様に
１つの記憶回路の場合に比べ２倍になる。よって判定処
理も２倍の時間枠で行うため、第９図の判定処理１の様
に単位量当りの処理時間枠を越える判定についても十分
に対応できる。ここで、Ｔ　ｏ　”　Ｔ　ｘ　、Ｔ　１
〜Ｔ２．Ｔ２〜ＴｆｆｌＴ、〜Ｔ４．・・は単位量毎の
データが入ってくる時間である。

第２の利点について第１０図及び第１１図と比較して説
明する。前述の様に宛先アドレスの単位量毎の処理量の
多少による判定時間の差異を緩衝するためには、第１０
図に示す様に宛先アドレスを全て格納できる記憶回路を
設ける方法が考えられるが、この方法では、宛先アドレ
スの容量の増大に伴い回路量も増大するため、回路の小
形化には不利である。これに対し、第１図に示す様に記
憶回路を２ケ設置し、交互に格納すれば、前述の様に判
定時間の差異を緩衝した上で、宛先アドレス全格納方式
に比べ約５０％小形化できる。

なお、本発明の変形例として、受信データの宛先アドレ
スＤ　Ａと受信局アドレスＭＡをソフトウェアで判定す
る方法がある。

〔発明の効果〕

本発明によれば、伝送路のフレームを受信し、該フレー
ムの宛先アドレスと受信局自身のアドレスの比較判定を
行う場合に、判定単位量当りの処理時間の差異を緩衝で
きる効果がある。

また本発明によれば、アドレス判定回路を従来の約１／
２に小形化できる効果がある。

【図面の簡単な説明】

第１図は本発明の実施例図、第２図はその動作説明図、
第３図は本発明の対象側図、第４図、第５図、第６図は
データフォーマット図、第７図は判定処理側図、第８図
は判定処理の手順を示す図、第９図は判定処理と時間と
の関係を示す図、第１０図、第１１図は従来例図である
。 ５０．５１．５２・・・ループ状伝送路、５０Ａ。 ５０Ｂ、５０Ｃ，５１Ａ、５１Ｂ、５２Ａ。 ５２Ｂ、５２Ｃ・・・端末、１４・・・アドレス判定回
路。

Claims (1)

【特許請求の範囲】
1. １、複数のループ状伝送路と、各リング状伝送路間を結
   合する端末と、各リング状伝送路単位に結合された複数
   個の端末と、各端末に設けられフレーム単位にループ状
   伝送路を介して送られてくる複数個のアドレスを判定す
   るアドレス判定回路とより成り、該アドレス判定結果に
   基づき所定の処理を各端末が行つてなる伝送装置におい
   て、上記アドレス判定は回路は、フレーム内の各アドレ
   スを交互に分配する第１、第２の記憶回路と、該分配し
   た第１、第２の記憶回路内のアドレスと各端末毎に持つ
   アドレスとを次々に比較する比較回路と、該比較結果に
   従つて自己の所属する端末へのフレーム情報の取り込み
   を制御し所定の処理を行わせるべく制御する手段と、よ
   り成ることを特徴とする伝送装置のアドレス判定回路。