JPS61279954A - メモリ制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は１画像データ等を格納するフレームメモリある
いは表示すべきデータを格納するビデオメモリなどのア
クセス制御に関するものである。

（従来の技術） 従来１画像データ等の大容量のデータを記憶する装置を
構成するメモリＩＣとしては、容量１価格などの利点か
らダイナミック・メモリ（以下ＤＲＡＭと呼ぶ）が主に
使用されている。通常のＤＲＡＭは１チップ当り各１本
の入出力端子を有する構造となっているため、複数個、
たとえばｍ個（ｍ≧２）のメモリＩＣを同時に駆動して
ワード構成をとっている。これら従来の画像メモミノで
はデータ・ワードを水平方向に連続するｍ個の画素デー
タとして構成することが多く、多値（ｎビット）の画像
データを扱う場合には、第２図に示すように、このメモ
リ回路を複数組（ｎ組）使用して、全体の画像メモリを
構成している。このような、メモリのワード構成を採用
する最も大きな理由は、第２図に示すように外部とのデ
ータ入出力において、シフトレジスタを使用して、速度
変換できることである。

スキャナ、ＴＶカメラなどからの画像データの入力、あ
るいは、ＣＲＴ、プリンタなどへの出力は、通常入出力
機器の動作速度に合わせて行なうため、画像メモリには
高速のデータアクセスが要求されるが、第２図に示すよ
うにシフトレジスタによって、直列→並列（入力時）、
並列→直列（出力時）の変換を行なうことにより、メモ
リ回路のワード構成がｍビットの場合にはメモリ素子そ
のもののアクセス速度は、直列データ入出力速度の１　
／　ｍまで低下するため、低速のメ′モリＩＣの使用が
可能になる。

（参考文献：鈴木へ十二著ｒＣＲＴディスブレス技法」
産報出版社） （発明が解決しようとする問題点） 従来のメモリ回路の構成では、メモリ内容のアクセスの
単位が、常にメモリのワードであるｍビット（＝シフト
レジスタの段数）単位であり、それ以下の任意のドツト
数では、アクセスができないという問題点があった。そ
の結果、メモリ上の任意の位置、サイズの領域について
、データ転送を行なうなどの操作ができなかった。あえ
て、このような構成のメモリ回路で１ドツト単位の書き
換えをしようとすれば、メモリ回路からの並列の出力デ
ータｍビット×ｎ組分を一度バッファ・メモリに読み出
して格納したのち、必要な部分だけ書き換えて、再びｍ
ビット×ｎ組分の画像データをメモリ回路に書込むとい
う操作をしなければならず、処理速度と回路構成の点で
十分な解決策となっていなかった。

本発明の目的は、従来の欠点を解消し、簡単な回路構成
で、メモリのワード構成に拘束されないアクセスを可能
にすることである。

（問題点を解決するための手段） 本発明のメモリ制御回路は、１ワードがｍビットであり
、１ワードのそれぞれのビットに対応するメモリ素子へ
の書込み信号が独立しているメモリ回路で、直列な入力
データを書き込む場合において、その入力データと同期
して書込み制御データを入力して、それぞれのデータを
ｍビットに直列→並列変換する第１、第２のシフトレジ
スタと、前記入力データの終了を検出する手段とを有し
、通常は、ワード単位に前記直列→並列変換された入力
データ及び書込み制御データを対にして、前記メモリ回
路にデータを書込み、前記終了を検出した場合に、前記
第１、第２のシフトレジスタへの入力データが１ワード
に満たない場合は、第２のシフトレジスタの入力を非書
込み制御データとして、第１、第２のシフトレジスタに
は満たなかった分のクロックを入力し、また直列にデー
タを読み出す場合に前記メモリ回路から１ワードずつｍ
ビットを並列→直列変換する第３のシフトレジスタを有
し、最初に読み出した１ワードのデータの並列→直列変
換において第３のシフトレジ、スタに読み出すべき有効
なデータが１ワードに満たない場合は、前記第３のシフ
トレジスタに前記溝たなかった分のクロックを入力した
のち、データを出力するものである。

（作　用） 上記手段により、メモリ回路の内容のアクセスの単位が
メモリのワード数に影響されることなく、それ以下の任
意のドツト数でアクセス可能となる。

その結果、メモリ上の任意の位置、サイズの領域のデー
タ転送を容易に実現することができる。

（実施例） 本発明の一実施例を第１図、第３図ないし第７図に基づ
いて説明する。

第１図は本発明のメモリ制御回路のブロック図である。

同図において、１は画像データ等を格納するメモリ回路
、２は書込み制御データを直列→並列変換するシフトレ
ジスタ、３は入力データを直列→並列変換するシフトレ
ジスタ、４はメモリからのデータを並列→直列変換する
シフトレジスタ、５は入力データの位置情報を示すデー
タ、たとえば入力データのワードの区切り、入力データ
の開始、終了を示すデータを入力し、メモリにデータを
書き込むときにシフトレジスタ２，３に与えるクロック
およびデータを制御する書込み制御回路、６は読み出し
開始を示すデータとシフトレジスタ４からの出力データ
を入力し、メモリからデータを読み出すときに、シフト
レジスタ４に与えるクロックと直列な読み出しデータを
出力する読み出し制御回路、７はメモリのデータバス（
１ワ一ド分）、８はメモリ回路に与える書込みデータバ
ス（１ワ一ド分）、９はシフトレジスタ２゜３に与える
クロック、１０はシフトレジスタ３に与えるデータ（入
力データ）、１１はシフトレジスタ２に与えるデータ（
書込みデータ）、１２はシフトレジスタ４に与えるクロ
ック、１３はシフトレジスタ４からの出力データ、１４
は直列な入力データ（書込みデータ）、１５は入力デー
タの位置情報を示すデータ、たとえばデータのワードの
区切りを示すデータ、データの開始、終了を示すデータ
であり、１６は直列な出力データ（読み出すデータ）、
１７は出力データの位置情報を示すデータ、たとえばデ
ータのワードの区切りを示すデータ、データの開始。

終了を示すデータであり、１８はシフトレジスタ２の内
容をクリア、すなわちシフトレジスタ２の出力する書込
み制御データを”非書込み”にするデータである。

第３図には、メモリ上のデータを示し、ワード１．２．
３はそれぞれメモリの１ワードデータを示す。同図中の
（ａ）は、従来例で実現できるメモリの転送領域であり
、（ｂ）は、従来例では実現できないデータ転送領域で
ある。

本発明の一実施例の説明において、１ワードを８ビツト
として、第３図（ａ）、　（ｂ）の斜線部分で示すデー
タ部分を書き込む、あるいは読み出す場合について説明
する。

第４図に、第３図（ａ）の斜線部分のデータを、第５図
に、第３図（ｂ）の斜線部分のデータを、それぞれ書き
込む場合の制御データおよび書き込むべきデータの動き
を示している。第４図、第５図において、（ａ）は直列
入力データ（書き込まれるべきデータ）であり、数字は
転送の順番を示している。（ｂ）は入力データをメモリ
に書き込むための位置情報の１つのワードアクセスデー
タであり。

入力データのワードの区切りを示しており、・Ｈ“レベ
ル時にワードの最後のデータがシフトレジスタに入力す
る。（ｃ）も（ｂ）と同様２位置情報゛の１つで、入力
データの開始から終了までを示すステータスデータであ
り、１Ｌ”レベルがその区間である。（ｄ）は第４図に
おいて、第１図のシフトレジスタ２，３のデータ内容を
示し、■はシフトレジスタ３．■はシフトレジスタ２の
それぞれのデータ内容を示し、図中のＡ、Ｂ、Ｃはそれ
ぞれワード１，２．３に対応する。第５図において■′
、■′もそれぞれシフトレジスタ３，２のデータ内容を
示す、なお（ｄ）の■、■′の数字は（ａ）でのデータ
との対応を示し、′Ｘ“印のデータは不確定データを示
し、■、■′は書込み制御データ、“１１は１書込み１
を示し、図中のＡ、Ｂ；　Ｃ，Ｄはワード１、ワード２
．終了を示すデータが入力されたときのシフトレジスタ
の内容、ワード３を示す。

また、第６図に第３図（ａ）の斜線部のデータを、第７
図に第３図（ｂ）の斜線部のデータを、それぞれ読み出
す場合の制御データおよび読み出すデータの動きを示し
ている。

第６図、第７図において、（ａ）、（ａ）’は第１図の
シフトレジスタ１の内容を示している。（ｂ）はデータ
を読み出すための位置情報の１つのワードアクセスデー
タであり、データのワードの区切を示している。′Ｈル
ベル時にメモリからのデータを取り込み、ワードデータ
の最初のデータをシフトレジスタから出力する。（Ｃ）
も（ｂ）と同様、位置情報の１つで、出力データの開始
から終了までを示すデータであり、”Ｌ“レベルがその
区間を示す。（ｄ）は直列入力データ（読み出すべきデ
ータ）であり、数字は転送の順番を示すものであり、（
ａ）での数字に対応している。（ａ）　、　（ａ）’中
の１Ｘ″印のデータは不要データ（読み出すべきでない
データ）を示す。

以下、本発明の一実施例での動作について説明する。第
１図および第４図において、（ａ）の直列な入力データ
と書き込むための位置情報である（ｂ）のワードアクセ
スデータと（ｃ）のデータ転送の開始から終了までを示
すステータスデータを書込み制御回路５に入力（第１図
１４．１５）　Ｌ、　、入力データの開始が認識された
ら、シフトレジスタ２の内容をクリア（第１図１８）、
すなわちシフトレジスタ２の出力（書込み制御データ）
を”非書込み“にセットすると同時にシフトレジスタ２
の入力（第１図１１）に書込み制御データ”書込み１を
セットする。そののち入力されたデータをシフトレジス
タ３に、クロック９に同期して、順番に入力（第１図１
０）する、同じクロックをシフトレジスタ２に入力する
ことにより、入力データ１０に対応した書込み制御デー
タがシフトレジスタ２に作られていき、１ワ一ド分のデ
ータがシフトレジスタ３に転送されたときのシフトレジ
スタ３の内容が（ｄ）の■に、シフトレジスタ２の内容
が（ｄ）の■になる。

そのとき１ワードの最後のデータが入力されたことを示
すワードアクセスデータ（第４図（ｄ））が入力され、
シフトレジスタ３の内容がメモリ回路１に書き込まれる
。この場合シフトレジスタ２の内容がすべて１書込み“
になっているので、シフトレジスタ３のすべて、すなわ
ち、１ワード（ワード１）が書き込まれる。ワード２の
書込みの場合はシフトレジスタ３から引続きデータが転
送され、ワード２の最後のデータが転送されたときに、
シフトレジスタ３，２の内容は、第４図（ｄ）のワード
２の状態になり、ワードアクセスデータ（ｂ）が入力さ
れることによりシフトレジスタ３の内容のデータはメモ
リ回路１に書き込まれる。そのときのシフトレジスタ３
の内容はすべて１書込み°を示しているので、ワード２
は全て書き込まれる。

ワード３の書込みも同様にすべてのデータの書込みが行
なわれるが、ワード３の最後のデータが転送されると同
時に入力データの最後であることを示すデータ（ｃ）も
入力され、書込み動作は終了する。このように第４図に
おいて、従来例と同様にワード単位の書込みを実現でき
ることを示した。

次に、第５図、第１図において、（ａ）の直列な入力デ
ータと書き込むための位置情報である（ｂ）のワードア
クセスデータと（Ｃ）のステータスデータを書込み制御
回路５に入力（第１図１４．１５）　Ｌ　。

入力データの開始が認識されたら、シフトレジスタ２の
内容をクリア（第１図１８）、すなわちシフトレジスタ
２の出力（書込み制御データ）を′非書込み”にセット
すると同時にシフトレジスタ２の入力（第１図１１）に
書込み制御データ”書込み・をセットする。そののち入
力されたデータをシフトレジスタ３に、クロック９に同
期して、順番に入力（第１図１０）する。書込みのため
の位置情報であり、ワードの最後のデータであることを
示すワードアクセスデータ（ｂ）が入力された時点での
シフトレジスタ３，２の内容は（ｄ）の■、■に示すよ
うに、すなわちワードアクセスデータが入力されるまで
は入力データ１，２．３の３ビツトしかなく、シフトレ
ジスタ３にはその入力データ、シフトレジスタ２にはそ
の入力データ分の書込み制御データしか転送されず、（
ｄ）の■では右３ビツトだけが“書込み“の書込み制御
データになっている。そのためワード１においては、メ
モリ回路には１，２．３のデータしか書き込まれないの
である。ワード２の書込みの場合は、従来例と同様に、
直列な入力データをワード毎に直列→並列変換し、書込
みを行なう。その場合の書込み制御データはすべて”書
込み”であるので、ワード単位で書込みが行なわれる。

ワード３の書込みの場合は、シフトレジスタ３に引続き
データが転送されるが、１ワ一ド分転送される前に入力
データが最後であることを示すデータ（ｅ）が入力され
る。この時点のシフトレジスタ３の内容は（ｄ）の■の
Ｃであり。

シフトレジスタ２の内容は（ｄ）の■のＣである。

このままの状態では、メモリ回路１内に書き込むべき位
置の入力データを書くことはできない。そのため、入力
データが最後であることを示すデータ（ｃ）が入力され
た時点でシフトレジスタ２の入力を１非書込み”にセッ
トし、書込み制御回路５から入力データが１ワードに満
たなかった分のクロック（この場合は１ワードが８ビツ
トで入力デ−タが５ビツトであるから３ビツト分のクロ
ック）を入力する。これにより、シフトレジスタ３，２
の内容は（ｄ）の■、■のようになり、この時点でメモ
リ回路１に対してデータの書込みをする。これにより、
入力データはすべてメモリ回路１内の書き込むべき位置
に書き込むことができる。このようにして１本発明の一
実施例においては、従来例で実現できなかった１ワード
に満たない単位のデータのメモリ回路への書込みを実現
している。

次に、データの読み出しについて説明する。第６図と、
第１図において、読み出し制御回路６に読み出すための
位置情報を示すデータであるワードアクセスデータ（ｂ
）とステータスデータ（Ｃ）を入力（第１図１７）する
、メモリ回路１からは、ワード１のデータをワードアク
セスデータ（ｂ）の入力と同時に読み出して、シフトレ
ジスタ４にセットし、読み出し制御回路６からクロック
１２を与え、並列→直列変換を行ない、ワードアクセス
データと同時にステータスデータも転送の開始を示して
いるのでシフトレジスタ４からの直列データが出力デー
タとして、読み出し制御回路６から出力さ、れる（第１
図１６、第６図（ｄ））。ワード２についても同様にメ
モリ回路１から、そのデータが読み出され、シフトレジ
スタ４により並列→直列変換され、直列にデータが出力
される（第６図（ｄ））。ワード３についてもワード１
、ワード２と同様にメモリ回路１からデータが読み出さ
れ、シフトレジスタ４により並列→直列変換され、出力
される（第６図（ｄ））、ワード３のデータの最後のビ
ットが出力されたのち、ステータスデータ（Ｃ）は読み
出しデータの終了を示し、読み出し動作は終了する。こ
のように、第６図において、従来例と同様にワード単位
の読み出しが実現できることを示した。

次に、第７図と第１図において、読み出し制御回路６に
読み出すための位置情報を示すデータであるワードアク
セスデータ（ｂ）とステータスデータ（Ｃ＞を入力（第
１図１７）する。メモリ回路１からは、ワード１のデー
タをワードアクセスデータ（ｂ）の入力と同時に読み出
して、シフトレジスタ４にセットする。その時点のシフ
トレジスタ４のデータは（ａ）であり、そののち、読み
出し制御回路６からクロック１２を与え、並列→直列変
換を行なう。

しかし、ワードアクセスデータ（ｂ）が入力した時点で
はステータスデータ（Ｃ）において、読み出しの開始が
示されていないので、読み出しの開始を示す時点までは
読み出し制御回路６からはシフトレジスタ４の出力デー
タ（第１図１３）を出力（第１図１６）シない。ステー
タスデータ（Ｃ）がデータの読み出しの開始を示した時
点のシフトレジスタ４のデータは（ａ）′であり、その
のちのシフトレジスタ４の出力データ１３を出力する。

これにより、ワード１ではデータ１，２．３の３ビツト
だけが出力される。ワード２においては、第６図におい
て説明したことと同様にメモリ回路１から、そのデータ
が読み出され、シフトレジスタ４により並列→直列変換
され、直列にデータが出力される（第７図（ｄ））、ワ
ード３においては、ワード２と同様にワードアクセスデ
ータの入力と同時にワード３のデータをメモリ回路１よ
り読み出し、シフトレジスタ４にセットし、読み出し制
御回路６からクロック１２を与え、並列→直列変換して
出力する（第１図１３）。その時点のステータスデータ
は転送中であることを示しているので、読み出し制御回
路６はデータを出力する（第１図１６、第７図（ｄ））
。

しかし、ワード３のデータ転送中にステータスデータ（
ｃ）がデータの読み出しの終了を示すので。

その終了を認識した時点で読み出し制御回路６はデータ
の出力を終了し、データの読み出しの動作を終了する。

第７図の場合はワード３のデータを５ビツト転送した時
点であるので、その５ビツトだけが出力される。

このように、本発明の一実施例においては、従来例で実
現できなかった１ワードに満たない単位でのデータのメ
モリ回路からの読み出しを実現している。

以上の説明により、本発明の一実施例では、従来例と同
様にワード単位でのデータの読み出し。

書込みを実現できるほか、１ワードに満たない単位での
データの読み出し、書込みが実現できる。

たとえば、本発明の一実施例をＣＰＵなとのバスに結合
すれば、第２図に示すようなメモリ回路のアクセスの際
には、各メモリ回路に対して１ビツト毎のアクセスがで
きるので、第２図のメモリ回路の奥行き方向（ｎ組）を
ＣＰＵの１ワードとすることができ、その奥行き方向を
画像データの階調データとすれば、１画素毎のアクセス
がＣＰＵから可能となる６ （発明の効果） 本発明によれば、次のような種々の効果がある。

（１）画像データ等を格納するメモリ回路からの。

データの読み出し、書込みをメモリ回路の１ワードに満
たない単位で実現できる。

（２）直列な入力、出力データを扱っているので、外部
との接続箇所が少なく、容易に結合できる。

（３）　　メモリ回路の、奥行き方向を画像データの階
調データとし、ＣＰＵバスと結合することにより、メモ
リ回路の物理的なワード構成とは別に、ＣＰＵからはメ
モリ回路の１ビツト毎のアクセスが可能で、ＣＰＵのワ
ードデータとして、階調方向のデータを扱うことができ
、画像データに対して、演算処理を行なう場合にも、Ｃ
ＰＵは画像メモリの物理的なワード構成を意識すること
なく、汎用のソフトウェアがそのまま適用でき、実用的
価値の高いメモリ回路を得ることができる。

【図面の簡単な説明】

第１図は本発明の一実施例によるメモリ制御回路のブロ
ック図、第２図はメモリ回路の一例、第３図はアクセス
するメモリ回路内のデータ、第４図、第５図は本発明の
メモリ制御回路のデータ書込みの場合の制御データおよ
び書込みデータを示したチャート、第６図、第７図は同
読み出しの場合の制御データおよび書込みデータを示し
たチャートである。 １　・・・メモリ回路、　２，３．４　・・・シフトレ
ジスタ、　５・・・書込み制御回路、　６・・・読み出
し制御回路、　７，８・・・データバス、９．１２・・
・クロック、１０．１４・・・入力データ、１１・・・
書込みデータ、　　１３．１６・・・出力データ、１５
．１７・・・位置情報データ、１８・・・制御データ。 特許出願人　松下電器産業株式会社 第２図 第３図 ｅ　　　θ

Claims (1)

【特許請求の範囲】
1. １ワードがｍビットであり、１ワードのそれぞれのビッ
   トに対応するメモリ素子への書込み信号が独立している
   メモリ回路で、直列な入力データを書込む場合において
   、該入力データと同期して書込み制御データを入力して
   、それぞれのデータをｍビットに直列→並列変換する第
   １、第２のシフトレジスタと、前記入力データの終了を
   検出する手段とを有し、前記終了を検出した場合に、前
   記第１、第２のシフトレジスタへの入力データが１ワー
   ドに満たない場合は、第２のシフトレジスタの入力を非
   書込み制御データとして、第１、第２のシフトレジスタ
   には満たなかった分のクロックを入力し、また直列にデ
   ータを読み出す場合に前記メモリ回路から１ワードずつ
   ｍビットを並列→直列変換する第３のシフトレジスタを
   有し、最初に読み出したデータの並列→直列変換におい
   て第３のシフトレジスタに読み出すべき有効なデータが
   １ワードに満たない場合は、前記第３のシフトレジスタ
   に前記満たなかった分のクロックを入力したのち、デー
   タを出力することを特徴とするメモリ制御回路。