JPS6128117A - クロツク信号分周回路 - Google Patents
クロツク信号分周回路Info
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- JPS6128117A JPS6128117A JP14988884A JP14988884A JPS6128117A JP S6128117 A JPS6128117 A JP S6128117A JP 14988884 A JP14988884 A JP 14988884A JP 14988884 A JP14988884 A JP 14988884A JP S6128117 A JPS6128117 A JP S6128117A
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- Japan
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- signal
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- 230000003111 delayed effect Effects 0.000 abstract description 7
- 230000004069 differentiation Effects 0.000 abstract 1
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- 238000000034 method Methods 0.000 description 5
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- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、クロック信号の分周回路に関する。
従来、分周回路によるクロック信号の発生方法は、第６
図に示すように、基本となるクロック信号６を、単にＤ
−７リツプフロツプ２で分周する方法が一般的である。
図に示すように、基本となるクロック信号６を、単にＤ
−７リツプフロツプ２で分周する方法が一般的である。
論理回路１は分周した論理回路動作用のクロック信号７
によって動作するが基本となるクロック信号６に同期し
た入力信号５を、論理回路動作用のクロック信号７に同
期させるためには、り「７ツク信号７とは非同期である
入力信号５をＤ−フリップフロップ３．４等の同期化回
路によって、同期化を行なう必要があった。
によって動作するが基本となるクロック信号６に同期し
た入力信号５を、論理回路動作用のクロック信号７に同
期させるためには、り「７ツク信号７とは非同期である
入力信号５をＤ−フリップフロップ３．４等の同期化回
路によって、同期化を行なう必要があった。
ところが、上記方法では、クロック信号６に同期した入
力信号５が同期化回路３，４によって論理回路動作用の
クロック信号７に同期した信号８として論理回路１に入
力するまでに、時間の遅延が生じ、動作時間が遅くなる
等の欠点があった。
力信号５が同期化回路３，４によって論理回路動作用の
クロック信号７に同期した信号８として論理回路１に入
力するまでに、時間の遅延が生じ、動作時間が遅くなる
等の欠点があった。
−例として、論理回路動作用のクロック信号７によって
動作する論理回路１が基本となるクロック信号６に同期
した入力信号５が入力されると成る動作を開始する回路
を備えておシ、かつ、その人力信号５は、論理回路動作
用のクロック信号７に同期している必要がある場合、従
来のこの種の回路では、入力信号５を論理回路動作用の
クロック信号７に同・期した信号８として論理回路１に
入力するために、第７図に示すように、遅延２０の時間
だけ動作の開始が遅れ、その結果、動作時間が遅くなる
という欠点があった。
動作する論理回路１が基本となるクロック信号６に同期
した入力信号５が入力されると成る動作を開始する回路
を備えておシ、かつ、その人力信号５は、論理回路動作
用のクロック信号７に同期している必要がある場合、従
来のこの種の回路では、入力信号５を論理回路動作用の
クロック信号７に同・期した信号８として論理回路１に
入力するために、第７図に示すように、遅延２０の時間
だけ動作の開始が遅れ、その結果、動作時間が遅くなる
という欠点があった。
従って本発明の目的は、動作時間遅れを極少としたクロ
ック信号分周回路を提供することにある。
ック信号分周回路を提供することにある。
本発明によれば、分周回路によって分周したクロック信
号を、入力信号に同期させることを特徴とするクロック
信号分周回路が得られる。
号を、入力信号に同期させることを特徴とするクロック
信号分周回路が得られる。
すなわち本発明のクロック信号分周回路は、基本となる
クロック信号を分周して論理回路動作用のクロック信号
を発生する分周回路と、この基本となるクロック信号に
同期した入力信号の微分ノくルス信号を発生する微分回
路と、この微分ノくルス信号によって、分周回路の出力
である論理回路動作用のクロック信号の変化時点を制御
することによシ、論理回路動作用のクロック信号を基本
となるクロック信号に同期した入力信号に同期させる手
段とを具備することを特徴とする。
クロック信号を分周して論理回路動作用のクロック信号
を発生する分周回路と、この基本となるクロック信号に
同期した入力信号の微分ノくルス信号を発生する微分回
路と、この微分ノくルス信号によって、分周回路の出力
である論理回路動作用のクロック信号の変化時点を制御
することによシ、論理回路動作用のクロック信号を基本
となるクロック信号に同期した入力信号に同期させる手
段とを具備することを特徴とする。
次に本発明の一実施例を示す図面を参照して本発明の詳
細な説明する。
細な説明する。
本発明の第一の実施例を示す第１図および第２図に於い
て、基本となるクロック信号６は、Ｊ−にノリツブフロ
ップ９によって分周もれ、論理回路動作用のクロック信
号７として論理回路１に入力される。一方、基本となる
クロック信号６に同期した入力信号１０は、Ｄ−７リツ
プフロソプ１１によって１クロツク遅延されて論理回路
１に入力される。同時に、ＮＡＮＤゲート１２により、
入力信号１０の微分パルス信号１３が発生されてＪ−に
７リツプフロツプ９のＪ端子に入力される。
て、基本となるクロック信号６は、Ｊ−にノリツブフロ
ップ９によって分周もれ、論理回路動作用のクロック信
号７として論理回路１に入力される。一方、基本となる
クロック信号６に同期した入力信号１０は、Ｄ−７リツ
プフロソプ１１によって１クロツク遅延されて論理回路
１に入力される。同時に、ＮＡＮＤゲート１２により、
入力信号１０の微分パルス信号１３が発生されてＪ−に
７リツプフロツプ９のＪ端子に入力される。
又、Ｊ−にフリップフロップ９０に端子は論理″′ｌ”
レベルに固定されている。
レベルに固定されている。
今、論理回路１内部で、基本となるクロック信号６に同
期した入力信号１０を、論理回路動作用のクロック信号
７の立上シエノジで検出する場合、第２図に示すように
、入力信号１０は論理回路動作用のクロック信号７の立
上シエッジ、立下シエッジの両方で変化するため、入力
信号１０は論理回路動作用のクロック信号７とは非同期
であると見做され、入力信号１０を論理回路１に直接入
力することができない。そのためＮＡＮＤゲート１２で
入力信号１０の微分パルス信号１３を作って、微分パル
ス信号１３を、クロック信号の分周回路であるＪ−にフ
リップ７０ツブ９のＪ端子に入力すると、入力信号１０
が論理回路動作用のクロック信号７の立下りエツジで変
化した場合は、論理回路動作用のクロック信号７の立上
シエッジが基本となるクロック信号６の１サイクル分だ
け遅延された波形となる。また、入力信号１０が論理回
路動作用のクロック信号７の立上シエツジで変化した場
合は、論理回路動作用のクロック信号７は何ら変形され
ることなく出力され、その結果、論理回路１に入力され
る信号１４は、動作的には、論理回路動作用のクロック
信号７に同期し、論理回路１内部で論理回路動作用のク
ロック信号７の立上シエッジで必ず検出される。
期した入力信号１０を、論理回路動作用のクロック信号
７の立上シエノジで検出する場合、第２図に示すように
、入力信号１０は論理回路動作用のクロック信号７の立
上シエッジ、立下シエッジの両方で変化するため、入力
信号１０は論理回路動作用のクロック信号７とは非同期
であると見做され、入力信号１０を論理回路１に直接入
力することができない。そのためＮＡＮＤゲート１２で
入力信号１０の微分パルス信号１３を作って、微分パル
ス信号１３を、クロック信号の分周回路であるＪ−にフ
リップ７０ツブ９のＪ端子に入力すると、入力信号１０
が論理回路動作用のクロック信号７の立下りエツジで変
化した場合は、論理回路動作用のクロック信号７の立上
シエッジが基本となるクロック信号６の１サイクル分だ
け遅延された波形となる。また、入力信号１０が論理回
路動作用のクロック信号７の立上シエツジで変化した場
合は、論理回路動作用のクロック信号７は何ら変形され
ることなく出力され、その結果、論理回路１に入力され
る信号１４は、動作的には、論理回路動作用のクロック
信号７に同期し、論理回路１内部で論理回路動作用のク
ロック信号７の立上シエッジで必ず検出される。
従って、入力信号１０を論理回路動作用のクロック信号
７によって同期させて論理回路１に入力する方式と比較
して、動作時間は確実に短縮されるＯ 第３図および第４図を参照すると、本発明の第二の実施
例は、入力信号を論理回路動作用のクロック信号の立下
シエソジで検出する例であり、基本となるクロック信号
６に同期した入力信号１５の微分パルス信号１８をＪ−
にフリップフロップ９のに端子に入力し、一方、Ｊ−に
７リソプフロツプ９のＪ端子は論理“】”レベルに固定
されている。従って、基本となるクロック信号６に同期
した入力信号１５が、論理回路動作用のクロック信号７
の立上シエッジで変化した場合は、論理回路動作用のク
ロック信号７の立上シエソジが基本となるクロック信号
６の１サイクル分だけ遅延された波形となる。また、入
力信４１５が論理回路動作用のクロック信号７の立下シ
エッジで変化した場合は、論理回路動作用のクロック信
号７は何ら変形されることなく出力され、その結果、論
理回路１に入力される信号１９は動作的には論理回路動
作用のクロック信号７に同期し、論理回路１内部で、論
理回路動作用のクロック信号７の立下シエッジで必ず検
出される。
７によって同期させて論理回路１に入力する方式と比較
して、動作時間は確実に短縮されるＯ 第３図および第４図を参照すると、本発明の第二の実施
例は、入力信号を論理回路動作用のクロック信号の立下
シエソジで検出する例であり、基本となるクロック信号
６に同期した入力信号１５の微分パルス信号１８をＪ−
にフリップフロップ９のに端子に入力し、一方、Ｊ−に
７リソプフロツプ９のＪ端子は論理“】”レベルに固定
されている。従って、基本となるクロック信号６に同期
した入力信号１５が、論理回路動作用のクロック信号７
の立上シエッジで変化した場合は、論理回路動作用のク
ロック信号７の立上シエソジが基本となるクロック信号
６の１サイクル分だけ遅延された波形となる。また、入
力信４１５が論理回路動作用のクロック信号７の立下シ
エッジで変化した場合は、論理回路動作用のクロック信
号７は何ら変形されることなく出力され、その結果、論
理回路１に入力される信号１９は動作的には論理回路動
作用のクロック信号７に同期し、論理回路１内部で、論
理回路動作用のクロック信号７の立下シエッジで必ず検
出される。
従って、入力信号１５を論理回路動作用のクロック信号
７で同期して論理回路１に入力する方式と比較して、動
作時間は確実に短縮される。
７で同期して論理回路１に入力する方式と比較して、動
作時間は確実に短縮される。
第５図を参照すると、本発明の第三の実施例は、第一の
実施例及び第二の実施例の特徴を組み合わせて実現した
例である。動作は第一の実施例及び第二の実施例と同じ
であるので説明は省略する。
実施例及び第二の実施例の特徴を組み合わせて実現した
例である。動作は第一の実施例及び第二の実施例と同じ
であるので説明は省略する。
本発明は、以上説明したように、分周したクロック信号
を入力信号に同期させることによって、回路の動作時間
を短縮することができるという効果がある。
を入力信号に同期させることによって、回路の動作時間
を短縮することができるという効果がある。
第１図および第２図は本発明の第一の実施例を示す図、
第３図および第４図は本発明の第二の実施例を示す図、
第５図は本発明の第三の実施例を示す図、第６図および
第７図は従来の分周回路を示す図である。 １・・・・論理回路、２，３，４．１１．１６・・−Ｄ
−フリップフロップ、５，１０．１５・・・・基本とな
るクロック信号６に同期した入力信号、６・・・・基本
となるクロック信号、７・・・・・論理回路動作用のク
ロック信号、８・・・・・論理回路動作用のクロック信
号７に同期した信号、９・・・・・・Ｊ−にフリップフ
ロップ、１２．１７・・・ ＮＡＮＤゲート、１３．１
８− ・・微分パルス信号。
第３図および第４図は本発明の第二の実施例を示す図、
第５図は本発明の第三の実施例を示す図、第６図および
第７図は従来の分周回路を示す図である。 １・・・・論理回路、２，３，４．１１．１６・・−Ｄ
−フリップフロップ、５，１０．１５・・・・基本とな
るクロック信号６に同期した入力信号、６・・・・基本
となるクロック信号、７・・・・・論理回路動作用のク
ロック信号、８・・・・・論理回路動作用のクロック信
号７に同期した信号、９・・・・・・Ｊ−にフリップフ
ロップ、１２．１７・・・ ＮＡＮＤゲート、１３．１
８− ・・微分パルス信号。
Claims (1)
- 基本となるクロック信号を分周して論理回路動作用のク
ロック信号を発生する分周回路と、前記基本となるクロ
ック信号に同期した入力信号の微分パルス信号を発生す
る微分回路と、前記微分パルス信号によって、前記分周
回路の出力である論理回路動作用のクロック信号の変化
時点を制御して前記論理回路動作用のクロック信号を前
記基本となるクロック信号に同期させる手段とを具備す
ることを特徴とするクロック信号分周回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14988884A JPS6128117A (ja) | 1984-07-19 | 1984-07-19 | クロツク信号分周回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14988884A JPS6128117A (ja) | 1984-07-19 | 1984-07-19 | クロツク信号分周回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6128117A true JPS6128117A (ja) | 1986-02-07 |
| JPH0330889B2 JPH0330889B2 (ja) | 1991-05-01 |
Family
ID=15484827
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14988884A Granted JPS6128117A (ja) | 1984-07-19 | 1984-07-19 | クロツク信号分周回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6128117A (ja) |
-
1984
- 1984-07-19 JP JP14988884A patent/JPS6128117A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0330889B2 (ja) | 1991-05-01 |
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