JPS61285820A - 電子スイツチ - Google Patents

電子スイツチ

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JPS61285820A
JPS61285820A JP61133589A JP13358986A JPS61285820A JP S61285820 A JPS61285820 A JP S61285820A JP 61133589 A JP61133589 A JP 61133589A JP 13358986 A JP13358986 A JP 13358986A JP S61285820 A JPS61285820 A JP S61285820A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、 Ｔ６）　　第１および第２のＭＯＳＦＥＴのドレイン・
ソース区間が直列接続され、 ｆｂ）　　両ＭＯＳ　Ｆ　ＢＴの接続点が出力端子と接
続され、 （ｃ）　　抵抗と第３のＭＯＳＦＥＴ　との直列回路が
設けられ。
（ｄｌ　　その抵抗と第３のＭｏｓＦｇ’ｒ　との間の
接続点が第２のＭＯＳＦＥＴのゲートと接続されていて
。
（ｃ）　　第１のＭＯＳＦＥＴのデー２トが２つの制御
入力端子のうちの第１の制御入力端子（＝接続されてい
る ような電子スインｔに関する。
〔従来の技術〕
この棟の電子スイッチは、エム、ポンパーＣＭ。
ｐｏｍｐｅｒ　）　、　、：Ｃ／１．、ライボルド［Ｌ
、　Ｌ＋ｊｐｏｌｄ　）、アール、ワイドリツヒ（Ｒ，
Ｗｅｉｄｌｉｃｈ　）著［ＬＣＤドライバ応用のための
高圧ＢＳＦＩ−８０８回路（Ｈｉｇｈ−Ｖｏｌｔａｇｅ
　Ｅ８ＰＩ−８Ｏ８Ｃ１ｒｃｕｉｔｓ　ｆｏｒＬＣＤ−
Ｄｒｉｖｅｒ　Ａｐｐｌｉｃａｔｉｏｎｓ　）　Ｊ　Ｅ
８ＳＣＩＲＣ′７７、フルム（Ｌｌｌｍ　）　、ダイジ
、：ｃスト、　オン、テクニカル、ペーパーズ（Ｄｉｇ
ｅｓｔ　ｏｆ　Ｔｅｃｈｎ　−１ｃａｌ　Ｐａｐｅｒｓ
　）、１７６　Ｐ−１７８ページに記載されている。
この回路は第２図に示されている。これは２つのｎチャ
ネルＭＯＳＦＥＴ１．２を有し、これらのドレイン・ソ
ース区間は直列接続されている。
ＭＯＳＦＥＴＩのソースＳは基準電位に置かれ、ＭＯ８
ＦＦｉＴ２　のドレインＤは供給電圧十〇を印加される
。両ＭＯＳＦＥＴ　の接続点は電子スイッチの出力端千
人に接続されている。更に電子スイッチは第３のｎチャ
ネルＭ０８　ＦＦ１Ｔ　３とデプレション形ＦＢＴ４と
の直列回路を有する。デプレション形ＦＢＴ４は供給電
圧十〇に接続されていて、ＭＯＳＦＥＴ　３のソースＳ
は基準電位に接続されている。ＭＯＳＦＥＴ３のドレイ
ンＤは第２のＭＯＳＦＥＴ２のゲー）Ｇに接続されてい
る。
ＭＯＳ　ＰＥＴ　３のゲー）Ｇは入力端子Ｅに接続され
ており、この入力端子ＥはＭＯＳ　ＦＢＴ　１のゲート
にも接続されている。他方の入力端子Ｍは基準電位に置
かれている。
入力端子Ｅに例えば＋５ｖのＩ（レベルの信号が与えら
れると、ＭＯＳＦＥＴ３がオンされる。同じ信号によっ
てＭＯＳＦＥＴ２もオンされる。それによりＭＯＳ　Ｆ
ＥＴ　２のゲートおよびソースは基準電位に置かれ、し
たがってＭＯＳ　ＦＢ’ｌ’　２は阻止状態になる。出
力端子Ａには同様に基準電位が現れ。
電子スインｔは遮断状態になる。しかしながら電子スイ
ッチの阻止状態において％ＭＯＳＦＥＴ　３および抵抗
として作用するデプレション形ＦＥＴ　４を通して電流
が流れる。
入力端子Ｅにレベル、例えばＯＶの信号が与えられると
、ＭＯＳＦＥＴ　３およびｌがオフされる。
それによりＭＯＳＦＥＴ２のゲートの電位が上昇し、Ｍ
ＯＳＦＥＴ　２が導通し始める。それにより負荷に電流
を流すことができる。しかし、これは、出力端子Ａにお
ける電位、したがってＭＯＳＦＥＴ　２のソースの電位
が上昇することを意味する。負荷が例えばパワーＭＯＳ
ＦＥＴ５　である場合には、ＭＯＳＦＥＴ２のソースの
電位がＭＯＳＦＥＴ　５のゲート容量の充電に応じて持
ち上げられる。ＭＯＳＦＥＴ　２　　のゲートの電位は
＋０以上には上昇しないため、ゲート・ソース電圧Ｕ。
８はますます小さくなる。それによりＭＯＳＦＥＴ２を
通る電流も減少するので、ＭＯＳＦＥＴ５は徐々にしか
ターンオンされない。ＭＯＳＦＥＴ５　の最大到達可能
なゲート電位は電圧＋ＵからＭＯＳＦＥＴ２の導通電圧
＋ＵＴを差し引いた値である。
〔発明が解決しようとする問題点〕
本発明の目的は、公知の電子スイッチ全欠のように改善
すること、即ち阻止状態において電流が流れず、且つ電
子スイッチの負荷電流が負荷の種類もしくは容憧性負荷
の充電状態に依存しないように改善することにある。
Ｃ問題点を解決するための手段〕 上記目的は、次の本発明の特徴事項、即ちげ）第１およ
び第２のＭＯＳＦＥＴはエンハンスメント形ＦＥＴであ
り、互いに相補形のチャネル型であり。
ｆｇ）　　第１および第２のＭＯＳＦＥＴはドレイン側
で互いに接続され。
（ｈ）　　第３　（７）ＭＯＳ　ＦＢＴ　）ｉ第１（ｉ
’）ＭＯＳＦＥＴと同じチャネル型のデプレション形Ｆ
ｇＴであり、（ｉｌ　　第３のＭＯＳ　ＦＥＴのゲート
は第１のＭＯＳＦＥＴのソースと第２の制御入力端子に
接続され、Ｃｊ）第３のＭＯＳ　Ｆｇ’ｒのソースは第
１の制御入力端子に接続されている ことによって達成される。
〔実施例〕
以下、第１図に示す電子スイッチの実施例を参照しなが
ら本発明を更に詳細に説明する。
第１図による電子スインｔは２つのＭＯ８Ｅｉ＋ＥＴ１
．６からなり、これらのドレイン・ソース区間は直列接
続されている。電子スイッチに正の電圧子〇をスイッチ
ングさせようとする場合には、第１のＭＯＳＦＥＴ　２
は従来の電子スイッチと同様にｎチャネルＦＥＴである
。その場合に第２のＭＯＳＦＥＴ　６はｐチャネルＦＥ
Ｔである。負の電圧をスイッチングさせようとする場合
には、ＭＯＳＦＥＴｌはｐｙ−ヤ、１．　Ａ　Ｆ　Ｆｉ
　Ｔであり、ＭＯＳＦＥＴ　６はｎチャネルＦＥＴであ
る。ＭＯＳＦＥＴ　１．ｅはドレイン側で互いに接続さ
れ、その接続点ｌＯは出力端千人に接続されている。ｐ
Ｅ’ｒ　ｉのゲートは第１の入力端子Ｅに接続されてい
る。ＰＥＴ　１のデートは更（＝デプレション形のＦＥ
Ｔ７のソースに接続され、このＦＥＴ　７のデートは第
２の入力端子Ｍ、即ち基ｒｖｉ−電位に接続されている
。ＦＥＴ７のドレインは抵抗８を介して供給電圧＋Ｕに
接続されている。この抵抗８は、破線で示されているよ
うに、別のデプレション形のＦＥＴであってよく、その
ゲートとソースは短絡されている。このトランジスタは
無限に大きい内部インピーダンスを有する電流源のよう
に動作する。
デプレション形のＦＥＴ７，８はｎ導電性チャネルを持
つ。負の電圧をスイッチングさせようとするならｐｔヤ
ネル？持つデプレション形ＰＥＴが使用される。
入力端子ｇ、　ＩＩＪに１例えば＋５ＶのＨレベルを有
する信号が印加されると、ＭＯ８ＦｇＴ１がオンされ、
出力端子Ａは基準電位になる。ＦＥＴ７は負のゲート電
圧を得て阻止される。それによりＦＥＴ７のドレインお
よびＦＥＴ６のゲートには高電位が与えられ、それによ
りＦＥＴ６は阻止される。したがって、電子スイッチは
阻止され、負荷５への電流も、抵抗８およびＦＥＴ７Ｙ
通る無駄な電流も流れない。
入力端子Ｅ、　Ｍに、例えばＯＶのＬレベルを有する信
号が印加されると、ＭＯＳＦＥＴ１が阻止され、デプレ
ション形ＦＦ１Ｔ７はゲート・ソース電圧Ｏｖを得る。
その際ＦＢＴ７は導通し、抵抗８およびＦＥＴ７を通し
て電流が流れる。ｐｙ−ヤネルＰＥＴ６のゲートには抵
抗８とｐｇ’ｒ７との間の分圧比により決まる電位が生
じる。この電圧は正で一定である。従来方式によるＦＥ
Ｔ２とは反対に、ＦＥＴ６ではソースが一定電圧に置か
れる。したがって電子スイッチは高速でターンオンされ
、出力端子Ａに存在する８憧性負荷１例えばパワーＦｇ
Ｔのゲート容量は急速に充電される。
ＭＯＳＦＥＴ６のデート・ソース区間は電圧に対して通
常のようにして１例えばツェナーダイオード９によって
保護するとよい。
〔発明の効果〕
以上のように１本発明によれば、電子スイッチのオフ状
態で無駄な電流が流れないし、また高速のスイッチング
が可能となる。
【図面の簡単な説明】
第１図は本発明による電子スイッチの実施例を示す回路
図、第２図は従来の電子スイッチの実施例を示す回路図
である。 ｌ・・・第１のＭＯＳ　ＦＥＴ　、　　６・・・第２の
ＭＯＳＦＥＴ、　　７・・・第３のＭＯｒ　　・：Ｔ、
８・・・抵抗としてのＭＯＳＦＥＴ、　　Ａ・−出力端
子、　Ｅ・・・＄１の制御入力端子、　Ｍ・・・第２の
制御入力端子、　Ｍ・・・第２の制御入力端子（基準電
位）。 ＩＧ　２ ＩＧ　１

Claims (1)

  1. 【特許請求の範囲】 １）（ａ）第１および第２のＭＯＳＦＥＴのドレイン・
    ソース区間が直列接続され、 （ｂ）両ＭＯＳＦＥＴの接続点が出力端子と接続され、 （ｃ）抵抗と第３のＭＯＳＦＥＴとの直列回路が設けら
    れ、 （ｄ）その抵抗と第３のＭＯＳＦＥＴとの間の接続点が
    第２のＭＯＳＦＥＴのゲートと接続され、 （ｅ）第１のＭＯＳＦＥＴのゲートが２つの制御入力端
    子のうちの第１の制御入力端子に接 続されている ような電子スイッチにおいて、 （ｆ）第１および第２のＭＯＳＦＥＴ（１、６）はエン
    ハンスメント形ＦＥＴであり、互いに 相補形のチャネル型であり、 （ｇ）第１および第２のＭＯＳＦＥＴ（１、６）はドレ
    イン側で互いに接続され、 （ｈ）第３のＭＯＳＦＥＴ（７）は第１のＭＯＳＦＥＴ
    （１）と同じチャネル型のデプレション形 ＦＥＴであり、 （ｉ）第３のＭＯＳＦＥＴ（７）のゲートは第１のＭＯ
    ＳＦＥＴ（１）のソースと第２の制御入力端子（Ｍ）に
    接続され。 （ｊ）第３のＭＯＳＦＥＴ（７）のソースは第１の制御
    入力端子（Ｅ）に接続されている ことを特徴とする電子スイッチ。 ２）前記抵抗（８）は第１のＭＯＳＦＥＴ（１）と同じ
    チャネルの別のデプレション形ＦＥＴ であり、この別のデプレション形ＦＥＴのゲートおよび
    ソースは互いに接続されていることを特徴とする特許請
    求の範囲第１項記載の電子スイッチ。 ３）第２のＭＯＳＦＥＴ（６）のゲート・ソース間にツ
    ェナーダイオード（９）が接続されていることを特徴と
    する特許請求の範囲第１項または第２項記載の電子スイ
    ッチ。
JP61133589A 1985-06-12 1986-06-09 電子スイツチ Expired - Fee Related JPH0758899B2 (ja)

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DE3521090.7 1985-06-12
DE3521090 1985-06-12

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JPS61285820A true JPS61285820A (ja) 1986-12-16
JPH0758899B2 JPH0758899B2 (ja) 1995-06-21

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ID=6273095

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EP (1) EP0205158B1 (ja)
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DE (1) DE3668522D1 (ja)

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