JPS61287093A - センスアンプ - Google Patents
センスアンプInfo
- Publication number
- JPS61287093A JPS61287093A JP60127344A JP12734485A JPS61287093A JP S61287093 A JPS61287093 A JP S61287093A JP 60127344 A JP60127344 A JP 60127344A JP 12734485 A JP12734485 A JP 12734485A JP S61287093 A JPS61287093 A JP S61287093A
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- Japan
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- fet
- mis
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- circuit
- current mirror
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- Granted
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- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 230000007423 decrease Effects 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000002023 wood Substances 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
本発明は半導体集積回路に関し、特に相補型旧５−ＦＥ
Ｔで構成されたセンスアンプに関する。
Ｔで構成されたセンスアンプに関する。
（従来の技術〕
近年、電子計算機等の進歩に伴ない、高速、かつ高安定
なセンスアンプが要望されている。
なセンスアンプが要望されている。
第２図は本出願人に係るセンスアンプ（特願昭５８−１
７９８１０）の回路図である。
７９８１０）の回路図である。
このセンスアンプは、入力端子１に接続された負荷回路
２を入力電流源とし、第１の電圧供給端子Ｖｃｃを基準
電圧源としたＰチャネル型Ｎｌ５−ＦＥＴＱｓオ、ｌ：
びＱ４で構成された電流ミラー回路３と、入力端子１に
第１の入力が接続され、第２の入力には制御信号４が印
加された２入力ノア回路５と、入力端子１にソース電極
が、２人カッ７回路５の出力にゲート電極が、電流ミラ
ー回路３の入力６にドレイン電極が接続されたＮチャネ
ル型の第１のＭＩｓ−ＦＥＴ Ｑｓと、電流ミラー回路
３の出カフにドレイン電極が、基準電圧源８にゲート電
極が、第２の電圧供給端子ＧＮＤにソース電極が接続さ
れ九Ｎチャネル型の第２のＭＩＳ−ＦＥＴ Ｑ２で構成
され、電流ミラー回路３の出カフに出力端子９が接続さ
れたものであった。
２を入力電流源とし、第１の電圧供給端子Ｖｃｃを基準
電圧源としたＰチャネル型Ｎｌ５−ＦＥＴＱｓオ、ｌ：
びＱ４で構成された電流ミラー回路３と、入力端子１に
第１の入力が接続され、第２の入力には制御信号４が印
加された２入力ノア回路５と、入力端子１にソース電極
が、２人カッ７回路５の出力にゲート電極が、電流ミラ
ー回路３の入力６にドレイン電極が接続されたＮチャネ
ル型の第１のＭＩｓ−ＦＥＴ Ｑｓと、電流ミラー回路
３の出カフにドレイン電極が、基準電圧源８にゲート電
極が、第２の電圧供給端子ＧＮＤにソース電極が接続さ
れ九Ｎチャネル型の第２のＭＩＳ−ＦＥＴ Ｑ２で構成
され、電流ミラー回路３の出カフに出力端子９が接続さ
れたものであった。
上述した従来のセンスアンプでは、電流ミラー回路３を
構成する一方のＮ ｌ５−ＦＥＴ、すなわち電流ミラー
回路３の入力にドレイン電極およびゲート電極が、第１
の電圧供給端子Ｖｃｃにソース電極がそれぞれ接続され
たＭＩＳ−ＦＥ丁Ｑ３だけで負荷回路２に付随した寄生
容量をチャージアップするための電荷を供給しなければ
ならないため、負荷回路２に付随した寄生容量が大きく
なると、チャージアップスピードが遅くなるという欠点
がある。
構成する一方のＮ ｌ５−ＦＥＴ、すなわち電流ミラー
回路３の入力にドレイン電極およびゲート電極が、第１
の電圧供給端子Ｖｃｃにソース電極がそれぞれ接続され
たＭＩＳ−ＦＥ丁Ｑ３だけで負荷回路２に付随した寄生
容量をチャージアップするための電荷を供給しなければ
ならないため、負荷回路２に付随した寄生容量が大きく
なると、チャージアップスピードが遅くなるという欠点
がある。
本発明は上述した従来のセンスアンプにおいて、第１の
電圧供給端子にドレイン電極が、２入力ノア回路の出力
にゲート電極が、電流ミラー回路の入力にソース電極が
それぞれ接続された第１のＭＩＳ−ＦＥＴと同一導電型
の第３の旧５−ＦＥＴを備えたことを特徴とする。
電圧供給端子にドレイン電極が、２入力ノア回路の出力
にゲート電極が、電流ミラー回路の入力にソース電極が
それぞれ接続された第１のＭＩＳ−ＦＥＴと同一導電型
の第３の旧５−ＦＥＴを備えたことを特徴とする。
入力端子がロウレベルであれば２入力ノア回路の出力が
ハイレベルとなり、ｗ４１のＭＩＳ−ＦＥＴがオンして
電流ミラー回路の入力の電位が下がり、電流ミラー回路
の一方のＭＩＳ−ＦＥＴを通してチャージアップ電流が
供給されると共に、第３のＭＩＪ−ＦＥＴもオンして第
３のＭＩＳ−ＦＥＴからもチャージアップ電流が供給さ
れ、チャージアップが速やかに行なわれる。そして、入
力端子の電位がほぼ２入力ノア回路の論理しきい値電圧
まで上昇し、センス状態になると電流ミラー回路の入力
の電位は。
ハイレベルとなり、ｗ４１のＭＩＳ−ＦＥＴがオンして
電流ミラー回路の入力の電位が下がり、電流ミラー回路
の一方のＭＩＳ−ＦＥＴを通してチャージアップ電流が
供給されると共に、第３のＭＩＪ−ＦＥＴもオンして第
３のＭＩＳ−ＦＥＴからもチャージアップ電流が供給さ
れ、チャージアップが速やかに行なわれる。そして、入
力端子の電位がほぼ２入力ノア回路の論理しきい値電圧
まで上昇し、センス状態になると電流ミラー回路の入力
の電位は。
（Ｖｃｃ−電流ミラー回路の一方のＭＩＳ−ＦＥＴのし
きい値電圧： ＶテＰ）か、この電位よりもわずかに低
い電位となり、入力端子の電位く電流ミラー回路の入力
の電位であるため、第３のＮｌ５−Ｆｌ！Ｔはオフして
負荷回路に流れる電流のセンスには影響を与えなくなる
。
きい値電圧： ＶテＰ）か、この電位よりもわずかに低
い電位となり、入力端子の電位く電流ミラー回路の入力
の電位であるため、第３のＮｌ５−Ｆｌ！Ｔはオフして
負荷回路に流れる電流のセンスには影響を与えなくなる
。
本発明の実施例について図面を参照して説明する。
第１図は本発明のセンスアンプ回路の一実施例の回路図
である。
である。
木実流側は、第２図の従来の回路に、第１の電圧供給端
子Ｖｃｃにドレイン電極が、２入力ノア回路５の出力に
ゲート電極が、電流ミラー回路３の入力６にソース電極
がそれぞれ接続されたチャージアップ用Ｎチャネルをの
第３のＭＩＳ−ＦＥＴ Ｑｓを付加したものである。
子Ｖｃｃにドレイン電極が、２入力ノア回路５の出力に
ゲート電極が、電流ミラー回路３の入力６にソース電極
がそれぞれ接続されたチャージアップ用Ｎチャネルをの
第３のＭＩＳ−ＦＥＴ Ｑｓを付加したものである。
次に動作について簡単に親羽する０本センスアンプは負
荷回路２が導通状態であれば第３のＭ ｌ５−ＦＥＴ
Ｑｓおよび第１のＭＩＳ−ＦＥＴ Ｑｔを通じて電流が
流れ、ＭＩＳ−ＦＥ丁Ｑ４にもＨｌｓ−ＦＥＴ Ｑａに
対応した電流が流れて、出力端子９にハイレベルが出力
される。 ＭＩＳ−ＦＩＴ Ｑａに対応した電流がＭ
ＩＳ−ＦＥＴＱ４に流れた場合、出力端子９にハイレベ
ルが出力されるような基準電圧を出力する基準電圧源８
が第２のＭＩＳｔ−ＦＥＴ Ｑ２のゲート電極に接続さ
れている。一方、負荷回路２が非導通状態であれば。
荷回路２が導通状態であれば第３のＭ ｌ５−ＦＥＴ
Ｑｓおよび第１のＭＩＳ−ＦＥＴ Ｑｔを通じて電流が
流れ、ＭＩＳ−ＦＥ丁Ｑ４にもＨｌｓ−ＦＥＴ Ｑａに
対応した電流が流れて、出力端子９にハイレベルが出力
される。 ＭＩＳ−ＦＩＴ Ｑａに対応した電流がＭ
ＩＳ−ＦＥＴＱ４に流れた場合、出力端子９にハイレベ
ルが出力されるような基準電圧を出力する基準電圧源８
が第２のＭＩＳｔ−ＦＥＴ Ｑ２のゲート電極に接続さ
れている。一方、負荷回路２が非導通状態であれば。
旧５−ＦＥ丁Ｑ３および第１のＭＩＳ−ＦＥＴ Ｑｔを
通じて電流が流れず、 ＭＩＳ−ＦＥＴ Ｑａにも電
流が流れず（オフ状態）、出力端子９にはロウレベルが
出力される。しかし、このような動作を行なわせるため
には、入力端子１の電位をほぼ２入力ノア回路５の論理
しきい値電圧までチャージアップする必要があり、負荷
回路２に付随した寄生容量が大きくなると、 ＭＩＳ
−ＦＥＴ Ｑｓだけではチャージアップにかなりの時間
を要するため、チャージアップ用Ｎチャネルをの第３の
ＭＩＳ−ＦＥＴ Ｑｓを付加してチャージアップスピー
ドを大幅に改善した。 以下、このチャージアップ用の
第３のＭＩＳ−ＦＥ丁Ｑｓの動作を説明する。先ず、入
力端子１がロウレベルであれば２入力ツ７回路５の出力
がハイレベルとなり、第１のＭＩＳ−ＦＥＴ ＱＩがオ
ンして電流ミラー回路３の入力６の電位が下がり、ＭＩ
Ｓ−ＦＥＴ ＱＳを通してチャージアップ電流が供給さ
れると共に、第３のＭＩＳ−ＦＥＴ Ｑｓもオンして第
３のｌｌｌｌＳ−ＦＥＴ ＱＳからもチャージアップ電
流が供給され、チャージアップが速やかに行なわれる。
通じて電流が流れず、 ＭＩＳ−ＦＥＴ Ｑａにも電
流が流れず（オフ状態）、出力端子９にはロウレベルが
出力される。しかし、このような動作を行なわせるため
には、入力端子１の電位をほぼ２入力ノア回路５の論理
しきい値電圧までチャージアップする必要があり、負荷
回路２に付随した寄生容量が大きくなると、 ＭＩＳ
−ＦＥＴ Ｑｓだけではチャージアップにかなりの時間
を要するため、チャージアップ用Ｎチャネルをの第３の
ＭＩＳ−ＦＥＴ Ｑｓを付加してチャージアップスピー
ドを大幅に改善した。 以下、このチャージアップ用の
第３のＭＩＳ−ＦＥ丁Ｑｓの動作を説明する。先ず、入
力端子１がロウレベルであれば２入力ツ７回路５の出力
がハイレベルとなり、第１のＭＩＳ−ＦＥＴ ＱＩがオ
ンして電流ミラー回路３の入力６の電位が下がり、ＭＩ
Ｓ−ＦＥＴ ＱＳを通してチャージアップ電流が供給さ
れると共に、第３のＭＩＳ−ＦＥＴ Ｑｓもオンして第
３のｌｌｌｌＳ−ＦＥＴ ＱＳからもチャージアップ電
流が供給され、チャージアップが速やかに行なわれる。
そして、入力端子１の電位がほぼ２入力ノア回路５の論
理しきい値電圧まで上昇し、センス状態になると電流ミ
ラー回路３の入力６の電位は、（Ｖｃｃ −ＭＩＳ−Ｆ
ＥＴ Ｑｓのしきい値電圧：ＶＴＰ）か、この電位より
もわずかに偶い電位となり、入力端子１の電位く電流ミ
ラー回路３の入力６の電位であるため、第３のＭＩＳ−
ＦＥＴ Ｑｓはオフして負荷回路２に流れる電流のセン
スには影響を与えなくなる。
理しきい値電圧まで上昇し、センス状態になると電流ミ
ラー回路３の入力６の電位は、（Ｖｃｃ −ＭＩＳ−Ｆ
ＥＴ Ｑｓのしきい値電圧：ＶＴＰ）か、この電位より
もわずかに偶い電位となり、入力端子１の電位く電流ミ
ラー回路３の入力６の電位であるため、第３のＭＩＳ−
ＦＥＴ Ｑｓはオフして負荷回路２に流れる電流のセン
スには影響を与えなくなる。
以上説明したように本発明は、従来のセンスアンプにチ
ャージアップ用ＭＩＳ−ＦＥＴを付加することにより、
チャージアップスピードを大幅に改善できる効果がある
。
ャージアップ用ＭＩＳ−ＦＥＴを付加することにより、
チャージアップスピードを大幅に改善できる効果がある
。
第１図は本発明によるセンスアンプの一実施例を示す回
路図、第２図はセンスアンプの従来例を示す回路図であ
る。 １・・・入力端子、 ２・・・負荷回路。 ３・・・電流ミラー回路、 ４・・・制御信号、５・・
・２人カッ７回路。 ６・・・電流ミラー回路３の入力、 ７・・・電流ミラー回路３の出力、 ８・・・基準電圧源、 ９・・・出力端子、Ｑｌ、
Ｑ２． ＱＳ・・・Ｎチャネル型ＭＩＳ−ＦＥＴ、Ｑ
Ｓ、 ＱＩ・・・Ｐチャネル盟ＭＩＳ−ＦＥＴ。 兜１回 第２図
路図、第２図はセンスアンプの従来例を示す回路図であ
る。 １・・・入力端子、 ２・・・負荷回路。 ３・・・電流ミラー回路、 ４・・・制御信号、５・・
・２人カッ７回路。 ６・・・電流ミラー回路３の入力、 ７・・・電流ミラー回路３の出力、 ８・・・基準電圧源、 ９・・・出力端子、Ｑｌ、
Ｑ２． ＱＳ・・・Ｎチャネル型ＭＩＳ−ＦＥＴ、Ｑ
Ｓ、 ＱＩ・・・Ｐチャネル盟ＭＩＳ−ＦＥＴ。 兜１回 第２図
Claims (1)
- 【特許請求の範囲】 １、入力端子に接続された負荷回路を入力電流源とし、
第１の電圧供給端子を基準電圧源とした電流ミラー回路
と、前記入力端子に、第１の入力が接続され、第２の入
力には制御信号が接続された２入力ノア回路と、前記入
力端子にソース電極が、前記２入力ノア回路の出力にゲ
ート電極が、前記電流ミラー回路の入力にドレイン電極
がそれぞれ接続された一導電型の第１のＭＩＳ−ＦＥＴ
と、前記電流ミラー回路の出力にドレイン電極が、基準
電圧源にゲート電極が、第２の電圧供給端子にソース電
極がそれぞれ接続された前記第１のＭＩＳ−ＦＥＴと同
一導電型の第２のＭＩＳ−ＦＥＴで構成され、前記電流
ミラー回路の出力に出力端子が接続されたセンスアンプ
において、 前記第１の電圧供給端子にドレイン電極が、前記２入力
ノア回路の出力にゲート電極が、前記電流ミラー回路の
入力にソース電極がそれぞれ接続された前記第１のＭＩ
Ｓ−ＦＥＴと同一導電型の第３のＭＩＳ−ＦＥＴを備え
たことを特徴とするセンスアンプ。 ２、前記電流ミラー回路が、前記電流ミラー回路の入力
にドレイン電極およびゲート電極が、前記第１の電圧供
給端子にソース電極がそれぞれ接続された前記第１のＭ
ＩＳ−ＦＥＴと逆導電型の第４のＭＩＳ−ＦＥＴと、前
記電流ミラー回路の出力にドレイン電極が、前記電流ミ
ラー回路の入力にゲート電極が、前記第１の電圧供給端
子にソース電極がそれぞれ接続された前記第１のＭＩＳ
−ＦＥＴと逆導電型の第５のＭＩＳ−ＦＥＴで構成され
た特許請求の範囲第１項記載のセンスアンプ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60127344A JPH0756750B2 (ja) | 1985-06-12 | 1985-06-12 | センスアンプ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60127344A JPH0756750B2 (ja) | 1985-06-12 | 1985-06-12 | センスアンプ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61287093A true JPS61287093A (ja) | 1986-12-17 |
| JPH0756750B2 JPH0756750B2 (ja) | 1995-06-14 |
Family
ID=14957599
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60127344A Expired - Lifetime JPH0756750B2 (ja) | 1985-06-12 | 1985-06-12 | センスアンプ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0756750B2 (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55157192A (en) * | 1979-05-25 | 1980-12-06 | Hitachi Ltd | Mis input circuit |
| JPS56169286A (en) * | 1980-05-28 | 1981-12-25 | Toshiba Corp | Sense amplifying circuit |
| JPS58102390A (ja) * | 1981-12-12 | 1983-06-17 | Nippon Telegr & Teleph Corp <Ntt> | センス回路 |
| JPS6070591A (ja) * | 1983-09-28 | 1985-04-22 | Nec Corp | センスアンプ |
-
1985
- 1985-06-12 JP JP60127344A patent/JPH0756750B2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55157192A (en) * | 1979-05-25 | 1980-12-06 | Hitachi Ltd | Mis input circuit |
| JPS56169286A (en) * | 1980-05-28 | 1981-12-25 | Toshiba Corp | Sense amplifying circuit |
| JPS58102390A (ja) * | 1981-12-12 | 1983-06-17 | Nippon Telegr & Teleph Corp <Ntt> | センス回路 |
| JPS6070591A (ja) * | 1983-09-28 | 1985-04-22 | Nec Corp | センスアンプ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0756750B2 (ja) | 1995-06-14 |
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