JPS61294530A - 電源投入制御方式 - Google Patents
電源投入制御方式Info
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- JPS61294530A JPS61294530A JP60137421A JP13742185A JPS61294530A JP S61294530 A JPS61294530 A JP S61294530A JP 60137421 A JP60137421 A JP 60137421A JP 13742185 A JP13742185 A JP 13742185A JP S61294530 A JPS61294530 A JP S61294530A
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- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 2
- 230000010365 information processing Effects 0.000 description 2
- 208000032368 Device malfunction Diseases 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
被電源供給装置への突入電源または被電源供給装置から
の帰還電源を監視し、所定値以上のピーク・ツウ・ピー
ク電流を検出したとき、一定の遅延時間を経た後計数手
段を動作させ、この計数手段の出力にもとづいて次に電
源投入すべき被電源供給装置に対応する電源投入スイッ
チ手段を動作せしめ順次、各装置への電源投入を行なっ
てゆく構成が示されている。
の帰還電源を監視し、所定値以上のピーク・ツウ・ピー
ク電流を検出したとき、一定の遅延時間を経た後計数手
段を動作させ、この計数手段の出力にもとづいて次に電
源投入すべき被電源供給装置に対応する電源投入スイッ
チ手段を動作せしめ順次、各装置への電源投入を行なっ
てゆく構成が示されている。
本発明は、例えばバードディスク装置等の電源投入時の
突入電流が大きくかつ継続時間の長いＩ１０装置を複数
台、情報処理装置に接続し、電源投入を行う場合等にお
ける電源投入制御方式に関する。
突入電流が大きくかつ継続時間の長いＩ１０装置を複数
台、情報処理装置に接続し、電源投入を行う場合等にお
ける電源投入制御方式に関する。
〔従来の技術と発明が解決しようとする問題点〕情報処
理装置、特に上記Ｉ１０装置の電源投入に関しては従来
より２つの問題が存在した。
理装置、特に上記Ｉ１０装置の電源投入に関しては従来
より２つの問題が存在した。
第１は、投入時の突入電流にて電源装置内の過電流検出
・保護回路が誤動作することであり、この問題を防ぐた
め突入電流が流れている間は過電流検出を凄毒渣禁止す
るか又は、突入電流を極力押え過電流検出レベルを突入
電流値より高く取るといったような処理を行う必要があ
った。
・保護回路が誤動作することであり、この問題を防ぐた
め突入電流が流れている間は過電流検出を凄毒渣禁止す
るか又は、突入電流を極力押え過電流検出レベルを突入
電流値より高く取るといったような処理を行う必要があ
った。
第２の問題としてハードディスク装置等、突入電流値が
大きく （平均して定格値の５倍前後）かつ継続時間の
長い（１５秒前後）装置を複数台投入する場合突入電流
の重畳による消費電力に耐え得るための電源設計を行う
必要があり通常動作時の消費電力以上の定格値にて設計
されるか又は電源装置内に特殊な投入シーケンス（他の
装置でも使用されるため）を設ける必要がありコストア
ップの要因となっている。
大きく （平均して定格値の５倍前後）かつ継続時間の
長い（１５秒前後）装置を複数台投入する場合突入電流
の重畳による消費電力に耐え得るための電源設計を行う
必要があり通常動作時の消費電力以上の定格値にて設計
されるか又は電源装置内に特殊な投入シーケンス（他の
装置でも使用されるため）を設ける必要がありコストア
ップの要因となっている。
上記の点を解決するために本発明は、突入電流または被
電源供給装置から電源へ流れる帰還電流について所定値
以上のピーク・ツウ・ピーク電流を検出する電流検出手
段と、 該電流検出手段からの出力信号を遅延させる遅延手段と
、該遅延手段の出力信号によって計数動作が行なわれる
計数手段と、 該計数手段の出力をデコードするデコード手段と、 該デコート手段の出力を保持するランチ手段と、該ラッ
チ手段の出力によって対応する被電源供給装置への電源
投入を制御するスイッチ手段とをそなえ、 帰還電流または突入電流について所定値以上のピーク・
ツウ・ピーク電流が検出されるごとに上記計数手段に計
数動作を行なわせ、上記計数手段の出力に対応するラッ
チ手段およびスイッチ手段を動作させることにより、複
数の被電源供給装置への電源投入を順次実行することを
特徴とする。
電源供給装置から電源へ流れる帰還電流について所定値
以上のピーク・ツウ・ピーク電流を検出する電流検出手
段と、 該電流検出手段からの出力信号を遅延させる遅延手段と
、該遅延手段の出力信号によって計数動作が行なわれる
計数手段と、 該計数手段の出力をデコードするデコード手段と、 該デコート手段の出力を保持するランチ手段と、該ラッ
チ手段の出力によって対応する被電源供給装置への電源
投入を制御するスイッチ手段とをそなえ、 帰還電流または突入電流について所定値以上のピーク・
ツウ・ピーク電流が検出されるごとに上記計数手段に計
数動作を行なわせ、上記計数手段の出力に対応するラッ
チ手段およびスイッチ手段を動作させることにより、複
数の被電源供給装置への電源投入を順次実行することを
特徴とする。
本発明においては、被電源供給装置への突入電流または
被電源供給装置からの帰還電流を監視し、所定値以上の
ピーク・ツウ・ピーク電流を検出したとき、一定の遅延
時間を経た後、計数手段を動作させ、この計数手段の出
力にもとづいて電源投入すべき被電源供給装置を決定し
、当該装置に対して電源投入するよう構成している。こ
のように、一定の遅延時間をとることにより、突入電流
の重畳を防止することができ、電源装置の冗長設計をさ
けることができる。
被電源供給装置からの帰還電流を監視し、所定値以上の
ピーク・ツウ・ピーク電流を検出したとき、一定の遅延
時間を経た後、計数手段を動作させ、この計数手段の出
力にもとづいて電源投入すべき被電源供給装置を決定し
、当該装置に対して電源投入するよう構成している。こ
のように、一定の遅延時間をとることにより、突入電流
の重畳を防止することができ、電源装置の冗長設計をさ
けることができる。
また、本発明では、最後の被電源供給装置への電源供給
時における突入電流検出後は、同一回路（突入電流検出
回路）が過電流検出回路として動作するよう構成してい
る。
時における突入電流検出後は、同一回路（突入電流検出
回路）が過電流検出回路として動作するよう構成してい
る。
これにより、突入電流と過電流検出回路の矛盾を解消し
、安価なシーケンシャル電源投入方式を提供することが
できる。
、安価なシーケンシャル電源投入方式を提供することが
できる。
第１図は本発明による１実施例の電源制御回路の構成を
示す図であり、図中、１は電源制御回路、２は電源シー
ケンス制御回路、３−１〜３−ｎ。
示す図であり、図中、１は電源制御回路、２は電源シー
ケンス制御回路、３−１〜３−ｎ。
３−ｂは電源投入リレー駆動回路、４−０〜４−ｎ−は
Ｉ１０装置、Ｔｒ＋−Ｔｒｎ、Ｔｒｂはリレー駆動トラ
ンジスタ、ＲＬＩ 〜ＲＬｎ、ＲＬＢはリレー、ｒｌ＋
〜ｒｌｎ、ｒｉｂはリレー接点である。
Ｉ１０装置、Ｔｒ＋−Ｔｒｎ、Ｔｒｂはリレー駆動トラ
ンジスタ、ＲＬＩ 〜ＲＬｎ、ＲＬＢはリレー、ｒｌ＋
〜ｒｌｎ、ｒｉｂはリレー接点である。
第２図は、第１図図示、電源シーケンス制御回路２の内
部構成図であり、図中、１０は電流検出回路、１１は単
安定マルチバイブレーク、１２は設定板、１３はカウン
タ、１４はデコーダ、１５はＤタイプフリップフロップ
、１６．１７．１８−１〜１８−ｎはラッチ、Ｔｒはト
ランジスタ、Ｇ１はゲート回路である。
部構成図であり、図中、１０は電流検出回路、１１は単
安定マルチバイブレーク、１２は設定板、１３はカウン
タ、１４はデコーダ、１５はＤタイプフリップフロップ
、１６．１７．１８−１〜１８−ｎはラッチ、Ｔｒはト
ランジスタ、Ｇ１はゲート回路である。
第１図にはそれぞれのＩ１０装置に直流出力を供給する
ためのリレー回路が図示されており、第２図には電流検
出回路及びこの回路から取出されるパルスにより制御さ
れる各回路が図示されている。
ためのリレー回路が図示されており、第２図には電流検
出回路及びこの回路から取出されるパルスにより制御さ
れる各回路が図示されている。
以下に、実施例の動作を説明する。
電源が投入されると第１図のＩ１０装置用ＤＣ電源にＩ
１０装置駆動用ＤＣ電源が印加される。
１０装置駆動用ＤＣ電源が印加される。
このときｒｉｂリレーはメイク状態となっているためＩ
１０装置０に駆動電圧が印加され、これにより第３図に
図示されているような突入電流が流れる。この突入電流
は、Ｉ１０装置より第１図の■ ■ を経由して電源装
置のグランドに帰還する。本発明では ■ ■ 間を突
入電流が流れたとき、第２図に示される電流検出回路１
０にて第３図に図示されるｒｐ−ｐ値のみが検出され、
この時間だけトランジスタＴｒがＯＮ状態となる。
１０装置０に駆動電圧が印加され、これにより第３図に
図示されているような突入電流が流れる。この突入電流
は、Ｉ１０装置より第１図の■ ■ を経由して電源装
置のグランドに帰還する。本発明では ■ ■ 間を突
入電流が流れたとき、第２図に示される電流検出回路１
０にて第３図に図示されるｒｐ−ｐ値のみが検出され、
この時間だけトランジスタＴｒがＯＮ状態となる。
このトランジスタＴｒにて得られるパルス波形は単安定
マルチバイブレーク１１の入力に印加される。単安定マ
ルチバイブレーク１１の出力端は、入力が印加されると
これに呼応し図示（注１）に示される波形を送出する。
マルチバイブレーク１１の入力に印加される。単安定マ
ルチバイブレーク１１の出力端は、入力が印加されると
これに呼応し図示（注１）に示される波形を送出する。
（逆波形でも良い）−次に単安定マルチバイブレータ１
１の出力はカウンタ１３のクロック入力に接続されてお
り、単安定マルチバイブレーク１１の出力立上り時に、
カウンタ１３の出力を＋１カウントアツプする。カウン
タ１３の出力はデコーダ１４の入力となっており、カウ
ンタ１３の状態に応じて１本のデコーダ出力をアクティ
ブとするよう設計されている。また設定はＩ１０装置の
台数と投入台数の一致を取るものであり、例えば、８台
投入であれば第４図に示すように“１０００”に設定さ
れこれが電源投入時のＲＥＳＥＴ信号によりカウンタ１
３にロードされる。以下、８台投入を前提として説明す
ルト、Ｉ１０装置０による投入電流にてカウンタ１３が
＋１され”１００１″となる。これによりデコーダ１４
の“１″の出力がアクティブとなりラッチ１８−１の０
１出力を“Ｈ”としてラッチする。Ｃ１は第１図に図示
されるＴｒ＋ をＯＮ状態としリレーＲＬＩを励磁す
る。これによりリレー接点ｒｌｌはメイク状態となりＩ
１０装置１に駆動用直流出力電圧を印加する。直流出力
電圧を印加されたＩ１０装で１は動作状態となり、これ
により電流検出回路ｊｔ、ｌの両端に第２の投入電流が
流れ前述と同様の動ぜにてデコーダ１４の“２”の出力
をアクティブとし、デコーダ１４の“２”出力に接続さ
れているリレーを励磁する。
１の出力はカウンタ１３のクロック入力に接続されてお
り、単安定マルチバイブレーク１１の出力立上り時に、
カウンタ１３の出力を＋１カウントアツプする。カウン
タ１３の出力はデコーダ１４の入力となっており、カウ
ンタ１３の状態に応じて１本のデコーダ出力をアクティ
ブとするよう設計されている。また設定はＩ１０装置の
台数と投入台数の一致を取るものであり、例えば、８台
投入であれば第４図に示すように“１０００”に設定さ
れこれが電源投入時のＲＥＳＥＴ信号によりカウンタ１
３にロードされる。以下、８台投入を前提として説明す
ルト、Ｉ１０装置０による投入電流にてカウンタ１３が
＋１され”１００１″となる。これによりデコーダ１４
の“１″の出力がアクティブとなりラッチ１８−１の０
１出力を“Ｈ”としてラッチする。Ｃ１は第１図に図示
されるＴｒ＋ をＯＮ状態としリレーＲＬＩを励磁す
る。これによりリレー接点ｒｌｌはメイク状態となりＩ
１０装置１に駆動用直流出力電圧を印加する。直流出力
電圧を印加されたＩ１０装で１は動作状態となり、これ
により電流検出回路ｊｔ、ｌの両端に第２の投入電流が
流れ前述と同様の動ぜにてデコーダ１４の“２”の出力
をアクティブとし、デコーダ１４の“２”出力に接続さ
れているリレーを励磁する。
この動作を順次、総てのＩ１０装置が投入されるまで繰
返す。
返す。
なお単安定マルチバイブレーク１１の遅延時間は、接続
されているＩ１０装置の突入電流継続時間の最大値によ
り決定される。また設定の値とＩ１０装置の１〜ｎの接
続順序は第４図のようになる。
されているＩ１０装置の突入電流継続時間の最大値によ
り決定される。また設定の値とＩ１０装置の１〜ｎの接
続順序は第４図のようになる。
前述の投入シーケンスで最後のＩ１０装置が投入された
ときデコーダ１４の出力は“７″がアクチブとなってお
り、これがＤＦＦ１５の入力に接続されている。このＤ
ＦＦ１５は電流検出回路１０を過電流回路に切換えるた
めの回路であり、デコーダ出力“７”がアクティブの状
態でＩ１０装置ｎの突入電流を検出すると０ＦＦ１５に
接続されているラッチｅがアクティブとなり、以後電流
検出回路は過電流検出回路として動作する。
ときデコーダ１４の出力は“７″がアクチブとなってお
り、これがＤＦＦ１５の入力に接続されている。このＤ
ＦＦ１５は電流検出回路１０を過電流回路に切換えるた
めの回路であり、デコーダ出力“７”がアクティブの状
態でＩ１０装置ｎの突入電流を検出すると０ＦＦ１５に
接続されているラッチｅがアクティブとなり、以後電流
検出回路は過電流検出回路として動作する。
これ以降、Ｉ１０装置Ｑ −、−ｎには突入電流は流れ
ないはずであり、この状態で電流検出回路１０がＰ−Ｐ
電流を検出した場合は過電流として扱かいトランジスタ
ＴｒからのＯＮパルスとラッチＯからゲート回路Ｇ１へ
の入力信号の間で再入力共に“０”の条件が成立する。
ないはずであり、この状態で電流検出回路１０がＰ−Ｐ
電流を検出した場合は過電流として扱かいトランジスタ
ＴｒからのＯＮパルスとラッチＯからゲート回路Ｇ１へ
の入力信号の間で再入力共に“０”の条件が成立する。
これによりラッチＯはアクティブ状態となり第１図に示
されるトランジスタＴｒｂをＯＮＬ、、リレーＲＬＢを
励磁し、リレー接点ｒｉｂをブレイク状態とする。これ
によりＩ１０装置Ｏ−ｎへの駆動用直流電源はカットオ
フされる。
されるトランジスタＴｒｂをＯＮＬ、、リレーＲＬＢを
励磁し、リレー接点ｒｉｂをブレイク状態とする。これ
によりＩ１０装置Ｏ−ｎへの駆動用直流電源はカットオ
フされる。
本回路を電源装置ではなくハードディスクコントローラ
等に搭載すれは電源に冗長性を持たせることなくハード
ディスクが必要なときのみ本機能を付加することが可能
となる。
等に搭載すれは電源に冗長性を持たせることなくハード
ディスクが必要なときのみ本機能を付加することが可能
となる。
本発明によれば、シーケンシャル電源投入を簡単な構成
で実現できるとともに、電源投入時の突入電流と、通常
時の過電流を区別して扱うことが可能となり、ハードウ
ェアの簡略化が達成される。
で実現できるとともに、電源投入時の突入電流と、通常
時の過電流を区別して扱うことが可能となり、ハードウ
ェアの簡略化が達成される。
第１図は本発明による１実施例の電源制御回路の構成を
示す図、 第２図は電源シーケンス制御回路の内部構成図、第３図
は突入電源波形を示す図 第４図は設定値とＩ１０装置の接続順序の関係を示す図
である。第１図において、１０は電流検出回路、１１は
単安定マルチパイプレーク、１３はカウンタ、１４はデ
コーダ、１６，１７．１８交・入電シ北波形と牙、−ｆ
口 ′４３図 （姓）工／。装置０１１固定 言少丈イ蓋と ル４装裟内雄至εｒ１順力Ｗ帽係をガ、
１図！４４ 図
示す図、 第２図は電源シーケンス制御回路の内部構成図、第３図
は突入電源波形を示す図 第４図は設定値とＩ１０装置の接続順序の関係を示す図
である。第１図において、１０は電流検出回路、１１は
単安定マルチパイプレーク、１３はカウンタ、１４はデ
コーダ、１６，１７．１８交・入電シ北波形と牙、−ｆ
口 ′４３図 （姓）工／。装置０１１固定 言少丈イ蓋と ル４装裟内雄至εｒ１順力Ｗ帽係をガ、
１図！４４ 図
Claims (2)
- （１）投入電流または被電源供給装置から電源へ流れる
帰還電流について所定値以上のピーク・ツウ・ピーク電
流を検出する電流検出手段と、 該電流検出手段からの出力信号を遅延させる遅延手段と
、 該遅延手段の出力信号によって計数動作が行なわれる計
数手段と、 該計数手段の出力をデコードするデコード手段と、 該デコード手段の出力を保持するラッチ手段と、該ラッ
チ手段の出力によって対応する被電源供給装置への電源
投入を制御するスイッチ手段とをそなえ、 帰還電流または突入電流について所定値以上のピーク・
ツウ・ピーク電流が検出されるごとに上記計数手段に計
数動作を行なわせ、上記計数手段の出力に対応するラッ
チ手段およびスイッチ手段を動作させることにより、複
数の被電源供給装置への電源投入を順次実行することを
特徴とする電源投入制御方式。 - （２）すべての被電源供給装置への電源投入が完了した
ことを検出する電源投入完了検出手段をそなえ、電源投
入完了後は、該電源投入完了検出手段の出力により、上
記電流検出手段の出力を過電流検出保持手段へ入力せし
めることを特徴とする特許請求の範囲第（１）項記載の
電源投入制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60137421A JPS61294530A (ja) | 1985-06-24 | 1985-06-24 | 電源投入制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60137421A JPS61294530A (ja) | 1985-06-24 | 1985-06-24 | 電源投入制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61294530A true JPS61294530A (ja) | 1986-12-25 |
| JPH0321929B2 JPH0321929B2 (ja) | 1991-03-25 |
Family
ID=15198235
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60137421A Granted JPS61294530A (ja) | 1985-06-24 | 1985-06-24 | 電源投入制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61294530A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63228923A (ja) * | 1987-03-17 | 1988-09-22 | 日本電気株式会社 | 負荷投入・切断回路 |
| JPH02143793A (ja) * | 1988-11-25 | 1990-06-01 | Matsushita Electric Ind Co Ltd | 端末機器インタフェース装置 |
| JP2010170341A (ja) * | 2009-01-22 | 2010-08-05 | Fujitsu Ltd | 電源制御装置および電源制御システム |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5938824A (ja) * | 1982-08-27 | 1984-03-02 | Hitachi Ltd | 電源制御方式 |
-
1985
- 1985-06-24 JP JP60137421A patent/JPS61294530A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5938824A (ja) * | 1982-08-27 | 1984-03-02 | Hitachi Ltd | 電源制御方式 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63228923A (ja) * | 1987-03-17 | 1988-09-22 | 日本電気株式会社 | 負荷投入・切断回路 |
| JPH02143793A (ja) * | 1988-11-25 | 1990-06-01 | Matsushita Electric Ind Co Ltd | 端末機器インタフェース装置 |
| JP2010170341A (ja) * | 2009-01-22 | 2010-08-05 | Fujitsu Ltd | 電源制御装置および電源制御システム |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0321929B2 (ja) | 1991-03-25 |
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