JPH0321929B2 - - Google Patents
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- Publication number
- JPH0321929B2 JPH0321929B2 JP60137421A JP13742185A JPH0321929B2 JP H0321929 B2 JPH0321929 B2 JP H0321929B2 JP 60137421 A JP60137421 A JP 60137421A JP 13742185 A JP13742185 A JP 13742185A JP H0321929 B2 JPH0321929 B2 JP H0321929B2
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- JP
- Japan
- Prior art keywords
- power
- output
- current
- peak
- counting
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- Digital Magnetic Recording (AREA)
- Direct Current Feeding And Distribution (AREA)
Description
【発明の詳細な説明】
〔概要〕
被電源供給装置への突入電源または被電源供給
装置からの帰還電流を監視し、所定値以上のピー
ク・ツウ・ピーク電流を検出してとき、一定の遅
延時間を経た後計数手段を動作させ、この計数手
段の出力にもとづいて次に電源投入すべき被電源
供給装置に対応する電源投入スイツチ手段を動作
せしめ順次、各装置への電源投入を行ない、電源
投入完了後は、電源投入完了検出手段の出力によ
り、電源検出手段の出力を過電流検出保持手段へ
入力せしめる構成が示されている。
装置からの帰還電流を監視し、所定値以上のピー
ク・ツウ・ピーク電流を検出してとき、一定の遅
延時間を経た後計数手段を動作させ、この計数手
段の出力にもとづいて次に電源投入すべき被電源
供給装置に対応する電源投入スイツチ手段を動作
せしめ順次、各装置への電源投入を行ない、電源
投入完了後は、電源投入完了検出手段の出力によ
り、電源検出手段の出力を過電流検出保持手段へ
入力せしめる構成が示されている。
本発明は、例えばバードデイスク装置等の電源
投入時の突入電流が大きくかつ継続時間の長い
Ｉ／Ｏ装置を複数台、情報処理装置に接続し、電
源投入を行う場合等における電源投入制御方式に
関する。
投入時の突入電流が大きくかつ継続時間の長い
Ｉ／Ｏ装置を複数台、情報処理装置に接続し、電
源投入を行う場合等における電源投入制御方式に
関する。
情報処理装置、特に上記Ｉ／Ｏ装置の電源投入
に関しては従来より２つの問題点が存在した。
に関しては従来より２つの問題点が存在した。
第１は、投入時の突入電流にて電源装置内の過
電流検出・保護回路が誤動作することであり、こ
の問題を防ぐため突入電流が流れている間は過電
流検出を禁止するか又は、突入電流を極力押え過
電流検出レベルを突入電流値より高く取るといつ
たような処理を行う必要があつた。
電流検出・保護回路が誤動作することであり、こ
の問題を防ぐため突入電流が流れている間は過電
流検出を禁止するか又は、突入電流を極力押え過
電流検出レベルを突入電流値より高く取るといつ
たような処理を行う必要があつた。
第２の問題としてハードデイスク装置等、突入
電流値が大きく（平均して定格値の５倍前後）か
つ継続時間の長い（15前後）装置を複数台投入す
る場合突入電流の重畳による消費電力に耐え得る
ための電源設計を行う必要があり通常動作時の消
費電力以上の定格値にて設計されるか又は電源装
置内に特殊な投入シーケンス（他の装置でも使用
されるため）を設ける必要がありコストアツプの
要因となつている。
電流値が大きく（平均して定格値の５倍前後）か
つ継続時間の長い（15前後）装置を複数台投入す
る場合突入電流の重畳による消費電力に耐え得る
ための電源設計を行う必要があり通常動作時の消
費電力以上の定格値にて設計されるか又は電源装
置内に特殊な投入シーケンス（他の装置でも使用
されるため）を設ける必要がありコストアツプの
要因となつている。
上記の点を解決するために本発明は、突入電流
または被電源供給装置から電源へ流れる帰還電流
について所定値以上のピーク・ツウ・ピーク電流
を検出する電流検出手段と、 該電流検出手段からの出力信号を遅延させる遅
延手段と、該遅延手段の出力信号によつて計数動
作が行なわれる計数手段と、 該計数手段の出力をデコードするデコード手段
と、 該デコード手段の出力を保持するラツチ手段
と、 該ラツチ手段の出力によつて対応する被電源供
給装置への電源投入を制御するスイツチ手段と、
すべての被電源供給装置への電源投入が完了した
ことを検出する電源投入完了検出手段とをそな
え、 帰還電流または突入電流について所定値以上の
ピーク・ツウ・ピーク電流が検出されるごとに上
記計数手段に計数動作を行なわせ、上記計数手段
の出力に対応するラツチ手段およびスイツチ手段
を動作させることにより、複数の被電源供給装置
への電源投入を順次実行し、電源投入完了後は、
該電源投入完了検出手段の出力により、上記電流
検出手段の出力を過電流検出保持手段へ入力せし
めることを特徴とする。
または被電源供給装置から電源へ流れる帰還電流
について所定値以上のピーク・ツウ・ピーク電流
を検出する電流検出手段と、 該電流検出手段からの出力信号を遅延させる遅
延手段と、該遅延手段の出力信号によつて計数動
作が行なわれる計数手段と、 該計数手段の出力をデコードするデコード手段
と、 該デコード手段の出力を保持するラツチ手段
と、 該ラツチ手段の出力によつて対応する被電源供
給装置への電源投入を制御するスイツチ手段と、
すべての被電源供給装置への電源投入が完了した
ことを検出する電源投入完了検出手段とをそな
え、 帰還電流または突入電流について所定値以上の
ピーク・ツウ・ピーク電流が検出されるごとに上
記計数手段に計数動作を行なわせ、上記計数手段
の出力に対応するラツチ手段およびスイツチ手段
を動作させることにより、複数の被電源供給装置
への電源投入を順次実行し、電源投入完了後は、
該電源投入完了検出手段の出力により、上記電流
検出手段の出力を過電流検出保持手段へ入力せし
めることを特徴とする。
本発明においては、被電源供給装置への突入電
流または被電源供給装置からの帰還電流を監視
し、所定値以上ピーク・ツウ・ピーク電流を検出
したとき、一定の遅延時間を経た後、計数手段を
動作させ、この計数手段の出力にもとづいて電源
投入すべき被電源供給装置を決定し、当該装置に
対して電源投入するよう構成している。このよう
に、一定の遅延時間をとることにより、突入電流
の重畳を防止することができ、電源装置の冗長設
計をさけることができる。
流または被電源供給装置からの帰還電流を監視
し、所定値以上ピーク・ツウ・ピーク電流を検出
したとき、一定の遅延時間を経た後、計数手段を
動作させ、この計数手段の出力にもとづいて電源
投入すべき被電源供給装置を決定し、当該装置に
対して電源投入するよう構成している。このよう
に、一定の遅延時間をとることにより、突入電流
の重畳を防止することができ、電源装置の冗長設
計をさけることができる。
また、本発明では、最後の被電源供給装置への
電源供給時における突入電流検出後は、同一回路
（突入電流検出回路）が過電流検出回路として動
作するよう構成している。
電源供給時における突入電流検出後は、同一回路
（突入電流検出回路）が過電流検出回路として動
作するよう構成している。
これにより、突入電流と過電流検出回路の矛盾
を解消し、安価なシーケンシヤル電源投入方式を
提供することができる。
を解消し、安価なシーケンシヤル電源投入方式を
提供することができる。
第１図は本発明による１実施例の電源制御回路
の構成を示す図であり、図中、１は電源制御回
路、２は電源シーケンス制御回路、３−１〜３
ｎ，３−ｂは電源投入リレー駆動回路、４−０〜
４−nI／Ｏ装置、Tr1〜Trn，Trbはリレー駆動
トランジスタ、RL1〜RLn，RLBはリレー、r11
〜r1n，r1bはリレー接点である。
の構成を示す図であり、図中、１は電源制御回
路、２は電源シーケンス制御回路、３−１〜３
ｎ，３−ｂは電源投入リレー駆動回路、４−０〜
４−nI／Ｏ装置、Tr1〜Trn，Trbはリレー駆動
トランジスタ、RL1〜RLn，RLBはリレー、r11
〜r1n，r1bはリレー接点である。
第２図は、第１図示、電源シーケンス制御回路
２の内部構成図であり、図中、１０は電流検出回
路、１１は単安定マルチバイブレータ、１２は設
定板、１３はカウンタ、１４はデコーダ、１５は
Ｄタイプフリツプフロツプ、１６，１７，１８−
１〜１８−ｎはラツチ、Trはトランジスタ、GI
はゲート回路である。
２の内部構成図であり、図中、１０は電流検出回
路、１１は単安定マルチバイブレータ、１２は設
定板、１３はカウンタ、１４はデコーダ、１５は
Ｄタイプフリツプフロツプ、１６，１７，１８−
１〜１８−ｎはラツチ、Trはトランジスタ、GI
はゲート回路である。
第１図にはそれぞれのＩ／Ｏ装置に直流出力を
供給するためのリレー回路が図示されており、第
２図には電流検出回路及びこの回路から取出され
るパルスにより制御される各回路が図示されてい
る。
供給するためのリレー回路が図示されており、第
２図には電流検出回路及びこの回路から取出され
るパルスにより制御される各回路が図示されてい
る。
以下に、実施例の動作を説明する。
電源が投入されると第１図のＩ／Ｏ装置用DC
電源にＩ／Ｏ装置駆動用DC電源が印加される。
このときr1bリレーはメイク状態となつているた
めＩ／Ｏ装置Ｏに駆動電圧が印加され、これによ
り第３図に図示されているような突入電流が流れ
る。この突入電流は、Ｉ／Ｏ装置より第１図の
を経由して電源装置のグランドに帰還する。本
発明では間を突入電流が流れたとき、第２図
に示される電流検出回路１０にて第３図に図示さ
れるIp−ｐ値のみが検出され、この時間だけトラ
ンジスタTrがON状態となる。このトランジスタ
Trにて得られるパルス波形は単安定マルチバイ
ブレータ１１の入力に印加される。単安定マルチ
バイブレータ１１の出力端は、入力が印加される
とこれに呼応し図示（注１）に示される波形を送
出する。（逆波形でも良い）次に単安定マルチバ
イブレータ１１の出力はカウンタ１３のクロツク
入力に接続されており、単安定マルチバイブレー
タ１１の出力立上り時に、カウンタ１３の出力を
＋１カウントアツプする。カウンタ１３の出力は
デコーダ１４の入力となつており、カウンタ１３
の状態に応じて１本のデコーダ出力をアクテイブ
とするよう設計されている。また設定はＩ／Ｏ装
置の台数と投入台数の一致を取るものであり、例
えば、８台投入であれば第４図に示すように
“1000”に設定されこれが電源投入時のRESET
信号によりカウンタ１３にロードされる。以下、
８台投入を前提として説明すると、Ｉ／Ｏ装置装
置０による投入電流にてカウンタ１３が＋１され
“1001”となる。これによりデコーダ１４の“１”
の出力がアクテイブとなりラツチ１８−１のC1
出力を“Ｈ”としてラツチする。C1は第１図に
図示されるTr1をON状態としリレーRL１を励磁
する。これによりリレー接点r1１はメイク状態と
なりＩ／Ｏ装置１に駆動用直流出力電圧を印加す
る。直流出力電圧を印加されたＩ／Ｏ装置１は動
作状態となり、これにより電流検出回路１０の両
端に第２の投入電流が流れ前述と同様の動作にて
デコーダ１４の“２”出力をアクテイブとし、デ
コーダ１４の“２”出力に接続されているリレー
を励磁する。この動作を順次、総てのＩ／Ｏ装置
が投入されるまで繰返す。
電源にＩ／Ｏ装置駆動用DC電源が印加される。
このときr1bリレーはメイク状態となつているた
めＩ／Ｏ装置Ｏに駆動電圧が印加され、これによ
り第３図に図示されているような突入電流が流れ
る。この突入電流は、Ｉ／Ｏ装置より第１図の
を経由して電源装置のグランドに帰還する。本
発明では間を突入電流が流れたとき、第２図
に示される電流検出回路１０にて第３図に図示さ
れるIp−ｐ値のみが検出され、この時間だけトラ
ンジスタTrがON状態となる。このトランジスタ
Trにて得られるパルス波形は単安定マルチバイ
ブレータ１１の入力に印加される。単安定マルチ
バイブレータ１１の出力端は、入力が印加される
とこれに呼応し図示（注１）に示される波形を送
出する。（逆波形でも良い）次に単安定マルチバ
イブレータ１１の出力はカウンタ１３のクロツク
入力に接続されており、単安定マルチバイブレー
タ１１の出力立上り時に、カウンタ１３の出力を
＋１カウントアツプする。カウンタ１３の出力は
デコーダ１４の入力となつており、カウンタ１３
の状態に応じて１本のデコーダ出力をアクテイブ
とするよう設計されている。また設定はＩ／Ｏ装
置の台数と投入台数の一致を取るものであり、例
えば、８台投入であれば第４図に示すように
“1000”に設定されこれが電源投入時のRESET
信号によりカウンタ１３にロードされる。以下、
８台投入を前提として説明すると、Ｉ／Ｏ装置装
置０による投入電流にてカウンタ１３が＋１され
“1001”となる。これによりデコーダ１４の“１”
の出力がアクテイブとなりラツチ１８−１のC1
出力を“Ｈ”としてラツチする。C1は第１図に
図示されるTr1をON状態としリレーRL１を励磁
する。これによりリレー接点r1１はメイク状態と
なりＩ／Ｏ装置１に駆動用直流出力電圧を印加す
る。直流出力電圧を印加されたＩ／Ｏ装置１は動
作状態となり、これにより電流検出回路１０の両
端に第２の投入電流が流れ前述と同様の動作にて
デコーダ１４の“２”出力をアクテイブとし、デ
コーダ１４の“２”出力に接続されているリレー
を励磁する。この動作を順次、総てのＩ／Ｏ装置
が投入されるまで繰返す。
なお単安定マルチバイブレータ１１の遅延時間
は、接続されているＩ／Ｏ装置の突入電流継続時
間の最大値により決定される。また設定の値と
Ｉ／Ｏ装置の１〜ｎの接続順序は第４図のように
なる。
は、接続されているＩ／Ｏ装置の突入電流継続時
間の最大値により決定される。また設定の値と
Ｉ／Ｏ装置の１〜ｎの接続順序は第４図のように
なる。
前述の投入シーケンスで最後のＩ／Ｏ装置が投
入されたときデコーダ１４の出力は“７”がアク
テイブとなつており、これがDFF１５の入力に
接続されている。このDFF１５は電流検出回路
１０を過電流回路に切換えるための回路であり、
デコーダ出力“７”がアクテイブの状態でＩ／Ｏ
装置ｎの突入電流が検出するとDFF１５に接続
されているラツチｅがアクテイブとなり、以後電
流検出回路は過電流検出回路として動作する。
入されたときデコーダ１４の出力は“７”がアク
テイブとなつており、これがDFF１５の入力に
接続されている。このDFF１５は電流検出回路
１０を過電流回路に切換えるための回路であり、
デコーダ出力“７”がアクテイブの状態でＩ／Ｏ
装置ｎの突入電流が検出するとDFF１５に接続
されているラツチｅがアクテイブとなり、以後電
流検出回路は過電流検出回路として動作する。
これ以降、Ｉ／Ｏ装置０〜ｎに突入電流は流れ
ないはずであり、この状態で電流検出回路１０が
Ｐ−Ｐ電流を検出した場合は過電流として扱かい
トランジスタTrからのONパルスとラツチから
ゲート回路G1への入力信号の間で両入力共に
“０”の条件が成立する。これによりラツチは
アクテイブ状態となり第１図に示されるトランジ
スタTrbをONし、リレーRLBを励磁し、リレー
接点r1bをブレイク状態とする。これによりＩ／
Ｏ装置０〜ｎの駆動用直流電源はカツトオフされ
る。
ないはずであり、この状態で電流検出回路１０が
Ｐ−Ｐ電流を検出した場合は過電流として扱かい
トランジスタTrからのONパルスとラツチから
ゲート回路G1への入力信号の間で両入力共に
“０”の条件が成立する。これによりラツチは
アクテイブ状態となり第１図に示されるトランジ
スタTrbをONし、リレーRLBを励磁し、リレー
接点r1bをブレイク状態とする。これによりＩ／
Ｏ装置０〜ｎの駆動用直流電源はカツトオフされ
る。
本回路を電源装置ではなくハードデイスクコン
トローラ等に塔載すれば電源に冗長性を持たせる
ことなくハードデイスクが必要なときのみ本機能
を付加することが可能となる。
トローラ等に塔載すれば電源に冗長性を持たせる
ことなくハードデイスクが必要なときのみ本機能
を付加することが可能となる。
本発明によれば、シーケンシヤル電源投入を簡
単な構成で実現できるとともに、電源投入時の突
入電流と、通常時の過電流を区別して扱うことが
可能となり、ハードウエアの簡略化が達成され
る。
単な構成で実現できるとともに、電源投入時の突
入電流と、通常時の過電流を区別して扱うことが
可能となり、ハードウエアの簡略化が達成され
る。
第１図は本発明による１実施例の電源制御回路
の構成を示す図、第２図は電源シーケンス制御回
路の内部構成図、第３図は突入電源波形を示す
図、第４図は設定値とＩ／Ｏ装置の接続順序の関
係を示す図である。第２図において、１０は電流
検出回路、１１は単安定マルチバイブレータ、１
３はカウンタ、１４はデコーダ、１６，１７，１
８−１〜１８−ｎはラツチである。
の構成を示す図、第２図は電源シーケンス制御回
路の内部構成図、第３図は突入電源波形を示す
図、第４図は設定値とＩ／Ｏ装置の接続順序の関
係を示す図である。第２図において、１０は電流
検出回路、１１は単安定マルチバイブレータ、１
３はカウンタ、１４はデコーダ、１６，１７，１
８−１〜１８−ｎはラツチである。
Claims (1)
- 【特許請求の範囲】 １ 投入電源または被電源供給装置から電源へ流
れる帰還電流について所定値以上のピーク・ツ
ウ・ピーク電流を検出する電流検出手段と、 該電流検出手段からの出力信号を遅延させる遅
延手段と、 該遅延手段の出力信号によつて計数動作が行な
われる計数手段と、 該計数手段の出力をデコードするデコード手段
と、 該デコード手段の出力を保持するラツチ手段
と、 該ラツチ手段の出力によつて対応する被電源供
給装置への電源投入を制御するスイツチ手段と、 すべての被電源供給装置への電源投入が完了し
たことを検出する電源投入完了検出手段とをそな
え、 帰還電流または突入電流について所定値以上の
ピーク・ツウ・ピーク電流が検出されるごとに上
記計数手段に件数動作を行なわせ、上記計数手段
の出力に対応するラツチ手段およびスイツチ手段
を動作させることにより、複数の被電源供給装置
への電源投入を順次実行し、電源投入完了後は、
該電源投入完了検出手段の出力により、上記電流
検出手段の出力を過電流検出保持手段へ入力せし
めることを特徴とする電源供給制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60137421A JPS61294530A (ja) | 1985-06-24 | 1985-06-24 | 電源投入制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60137421A JPS61294530A (ja) | 1985-06-24 | 1985-06-24 | 電源投入制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61294530A JPS61294530A (ja) | 1986-12-25 |
| JPH0321929B2 true JPH0321929B2 (ja) | 1991-03-25 |
Family
ID=15198235
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60137421A Granted JPS61294530A (ja) | 1985-06-24 | 1985-06-24 | 電源投入制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61294530A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63228923A (ja) * | 1987-03-17 | 1988-09-22 | 日本電気株式会社 | 負荷投入・切断回路 |
| JP2722564B2 (ja) * | 1988-11-25 | 1998-03-04 | 松下電器産業株式会社 | 端末機器インタフェース装置 |
| JP5293216B2 (ja) * | 2009-01-22 | 2013-09-18 | 富士通株式会社 | 電源制御装置および電源制御システム |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5938824A (ja) * | 1982-08-27 | 1984-03-02 | Hitachi Ltd | 電源制御方式 |
-
1985
- 1985-06-24 JP JP60137421A patent/JPS61294530A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61294530A (ja) | 1986-12-25 |
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