JPH01108774A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH01108774A JPH01108774A JP26524587A JP26524587A JPH01108774A JP H01108774 A JPH01108774 A JP H01108774A JP 26524587 A JP26524587 A JP 26524587A JP 26524587 A JP26524587 A JP 26524587A JP H01108774 A JPH01108774 A JP H01108774A
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- JP
- Japan
- Prior art keywords
- region
- impurity concentration
- low impurity
- gate electrode
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 239000012535 impurity Substances 0.000 claims abstract description 31
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体装置、特にＭＯ３型半導体装置に関する
ものである。
ものである。
（従来の技術）
半導体技術の高集積化、高密度化への急速な発展に伴い
、特にＭＯＳＦＥＴのようなＭＯＳ型素子の微細化が問
題となってきた。
、特にＭＯＳＦＥＴのようなＭＯＳ型素子の微細化が問
題となってきた。
従来特に、１．５μ以下の微細なＭＯＳＦＥＴにおいて
はそのドレイン領域近傍における強い電界強度を緩和し
てホット・エレクトロン効果による素子ノ劣化を防止す
るために、ＩＢＢＢ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ
Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ、 ＢＤ−２７，
ｋ ８． ＡＵＧＵＳＴ １９８０に提案されているよ
うな、Ｌロロ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉ
ｎ）構造のＭＯＳＦＥＴが、一般に広く採用されている
。
はそのドレイン領域近傍における強い電界強度を緩和し
てホット・エレクトロン効果による素子ノ劣化を防止す
るために、ＩＢＢＢ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ
Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ、 ＢＤ−２７，
ｋ ８． ＡＵＧＵＳＴ １９８０に提案されているよ
うな、Ｌロロ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉ
ｎ）構造のＭＯＳＦＥＴが、一般に広く採用されている
。
このＬＤＤ構造のＭＯＳＦＥＴは第２図に示すようにシ
リコン基板６０表面部分に高不純物濃度のソース領域１
及びドレイン領域２を設け、これらソース領域Ｉ及びド
レイン領域２間の基板ｌの表面上にゲート酸化膜層４を
介してゲート電極３を設け、このゲート電極３の下側に
位置し、前記ソース領域１及びドレイン領域２間でこれ
らソース領域１及びドレイン領域２からそれぞれ突出す
る低不純物濃度領域５を設けることにより構成している
。
リコン基板６０表面部分に高不純物濃度のソース領域１
及びドレイン領域２を設け、これらソース領域Ｉ及びド
レイン領域２間の基板ｌの表面上にゲート酸化膜層４を
介してゲート電極３を設け、このゲート電極３の下側に
位置し、前記ソース領域１及びドレイン領域２間でこれ
らソース領域１及びドレイン領域２からそれぞれ突出す
る低不純物濃度領域５を設けることにより構成している
。
（発明が解決しようとする問題点）
しかし、このしロ６構造のＭＯＳＦＥＴでは、高ドレイ
ン電界の緩和を図っているが、ゲート電極の側壁マスク
を利用して低不純物濃度領域を形成しているため、ＩＰ
ＢＢ Ｅｌｅｃｔｒｏｎ Ｑｅｖｉｃｅｓ Ｌｅｔｔｅ
ｒｓ、 ＢＤＬ−５，Ｎα３１９８４年に指摘されてい
るよう−に、電圧印加時、低不純物濃度領域上の酸化膜
層にホットキャリア（エレクトロン）が注入されていな
いうちは低不純物濃度領域の抵抗値は左程大きくないが
、一定時間作動させると、ドレイン側の低不純物濃度領
域上の酸化膜層中にエレクトロンがトラップされて低不
純物濃度領域が空乏化し、その抵抗値を急激に増大し、
チャネル領域のコンダクタンスを低下し、素子の寿命を
短くしてしまう欠点があった。
ン電界の緩和を図っているが、ゲート電極の側壁マスク
を利用して低不純物濃度領域を形成しているため、ＩＰ
ＢＢ Ｅｌｅｃｔｒｏｎ Ｑｅｖｉｃｅｓ Ｌｅｔｔｅ
ｒｓ、 ＢＤＬ−５，Ｎα３１９８４年に指摘されてい
るよう−に、電圧印加時、低不純物濃度領域上の酸化膜
層にホットキャリア（エレクトロン）が注入されていな
いうちは低不純物濃度領域の抵抗値は左程大きくないが
、一定時間作動させると、ドレイン側の低不純物濃度領
域上の酸化膜層中にエレクトロンがトラップされて低不
純物濃度領域が空乏化し、その抵抗値を急激に増大し、
チャネル領域のコンダクタンスを低下し、素子の寿命を
短くしてしまう欠点があった。
本発明は上述した欠点を除去すると共に、短チヤネル効
果を発生しない上述した種類のｖＩＯＳ型半導体装置を
提供することを目的とする。
果を発生しない上述した種類のｖＩＯＳ型半導体装置を
提供することを目的とする。
（問題点を解決するための手段）
本発明は第一導電型の半導体基板の表面区域に、チャネ
ル領域を介して互いに対向して設けられた一対の第二導
電型の低不純物濃度領域と、これら一対の低不純物濃度
領域の外側に位置し、これら低不純物濃度領域のそれぞ
れに接続された一対の第二導電型の高不純物濃度領域と
、前記チャネル領域上の前記基板表面に絶縁膜層を介し
て設けられたゲート電極とを具える半導体装置において
、前記ゲート電極を半導体基板表面よりある深さまで埋
め込み、前記チャネル領域と前記低不純物濃度領域上の
表面における半導体−絶縁膜の界面との間を充分に離間
するようにしたことを特徴とする。
ル領域を介して互いに対向して設けられた一対の第二導
電型の低不純物濃度領域と、これら一対の低不純物濃度
領域の外側に位置し、これら低不純物濃度領域のそれぞ
れに接続された一対の第二導電型の高不純物濃度領域と
、前記チャネル領域上の前記基板表面に絶縁膜層を介し
て設けられたゲート電極とを具える半導体装置において
、前記ゲート電極を半導体基板表面よりある深さまで埋
め込み、前記チャネル領域と前記低不純物濃度領域上の
表面における半導体−絶縁膜の界面との間を充分に離間
するようにしたことを特徴とする。
（作 用）
本−明によればゲート電極をシリコン基板表面に埋設し
、チャネル領域をソース及びドレイン領域の表面よりも
深い箇所に位置させるとともに、チャネル領域の周辺部
にドレイン領域と同一導電型の低不純物濃度領域を設け
ることにより良好な特性のＬＤＤ構造のＭＯ５型半導体
装置を提供することができる。
、チャネル領域をソース及びドレイン領域の表面よりも
深い箇所に位置させるとともに、チャネル領域の周辺部
にドレイン領域と同一導電型の低不純物濃度領域を設け
ることにより良好な特性のＬＤＤ構造のＭＯ５型半導体
装置を提供することができる。
（実施例）
以下第１図を参照して本発明の詳細な説明する。
第１図に示す本発明ＭＯ３型半導体装置では、第２図に
示す半導体装置と同様にシリコン基板６を設け、この基
板６０表面領域のチャネル領域部分に溝７を形成し、こ
の溝７内にゲート絶縁膜４を介して例えば多結晶シリコ
ンのようなゲート電極３を設ける。次いでこのゲート電
極３をマスクとして用いてイオン打ち込み等の処理によ
り低不純物濃度（Ｎ−）の領域５を形成し、更に加熱処
理により形成された酸化絶縁膜の側壁マスク効果を利用
してイオン打ち込みにより高不純物濃度（Ｎ゛）のソー
ス領域１及びドレイン領域２を形成し、かくして図示の
構造・のＬＤＤ型ＭＯ３ＦＥＴを構成する。前記溝７の
深さは前記ソース領域１及びドレイン領域２の深さにほ
ぼ等しいか、これよりも深くするのが好適である。
示す半導体装置と同様にシリコン基板６を設け、この基
板６０表面領域のチャネル領域部分に溝７を形成し、こ
の溝７内にゲート絶縁膜４を介して例えば多結晶シリコ
ンのようなゲート電極３を設ける。次いでこのゲート電
極３をマスクとして用いてイオン打ち込み等の処理によ
り低不純物濃度（Ｎ−）の領域５を形成し、更に加熱処
理により形成された酸化絶縁膜の側壁マスク効果を利用
してイオン打ち込みにより高不純物濃度（Ｎ゛）のソー
ス領域１及びドレイン領域２を形成し、かくして図示の
構造・のＬＤＤ型ＭＯ３ＦＥＴを構成する。前記溝７の
深さは前記ソース領域１及びドレイン領域２の深さにほ
ぼ等しいか、これよりも深くするのが好適である。
かように構成した本発明ＭＯ３半導体装置においては、
チャネル領域を半導体基板表面から内部に移動させ、ソ
ース領域１及びドレイン領域２０表面のシリコン−酸化
膜界面から離間することにより、ホット・エレクトロン
のトラップの起こりやすいドレイン側の低不純物濃度領
域の酸化絶縁物との境界と、電流路とを遠ざけることが
でき、従ってホット・エレクトロンの酸化膜中への注入
及び、トラップが起りにくくなる。これがためＬＤＤ構
造特有の素子の劣化モードを抑制し、素子の信頼性を高
めることかできる。また、ソース領域及びドレイン領域
をチャネル領域よりも浅い位置に形成するため、ソース
領域及びドレイン領域がより一層良好に分離されパンチ
・スルーが発生しにくくなると共にソース、ドレイン電
界のチャネル領域への影響を少なくし、短チヤネル効果
を抑制することができる。
チャネル領域を半導体基板表面から内部に移動させ、ソ
ース領域１及びドレイン領域２０表面のシリコン−酸化
膜界面から離間することにより、ホット・エレクトロン
のトラップの起こりやすいドレイン側の低不純物濃度領
域の酸化絶縁物との境界と、電流路とを遠ざけることが
でき、従ってホット・エレクトロンの酸化膜中への注入
及び、トラップが起りにくくなる。これがためＬＤＤ構
造特有の素子の劣化モードを抑制し、素子の信頼性を高
めることかできる。また、ソース領域及びドレイン領域
をチャネル領域よりも浅い位置に形成するため、ソース
領域及びドレイン領域がより一層良好に分離されパンチ
・スルーが発生しにくくなると共にソース、ドレイン電
界のチャネル領域への影響を少なくし、短チヤネル効果
を抑制することができる。
（発明の効果）
上述したように構成した本発明半導体装置によれば、ゲ
ート電極を半導体基板内に埋設するため、ドレイン側の
低不純物濃度領域上の酸化膜層中にエレクトロンがトラ
ップされることにより低不純物濃度領域が空乏層化され
るのを防止し、従ってチャネルのコンダクタンスの低下
をも防止し、素子の寿命を長くすることができる。同時
にソース、ドレイン領域をチャネル領域に比べて従来よ
りも浅く設定できるため、短チヤネル効果の発生を抑え
ることができ、素子の特性の向上を計ることができる。
ート電極を半導体基板内に埋設するため、ドレイン側の
低不純物濃度領域上の酸化膜層中にエレクトロンがトラ
ップされることにより低不純物濃度領域が空乏層化され
るのを防止し、従ってチャネルのコンダクタンスの低下
をも防止し、素子の寿命を長くすることができる。同時
にソース、ドレイン領域をチャネル領域に比べて従来よ
りも浅く設定できるため、短チヤネル効果の発生を抑え
ることができ、素子の特性の向上を計ることができる。
第１図は本発明半導体装置の一例を示す断面図、第２図
は従来の半導体装置の一例を示す断面図である。 １・・・ソース領域（高濃度不純物層）２・・・ドレイ
ン領域（高濃度不純物層）３・・・ゲート電極
４・・・ゲート絶縁膜訃・・低不純物濃度領域 ６・・
・シリコン基板７・・・溝 第１図 第２図
は従来の半導体装置の一例を示す断面図である。 １・・・ソース領域（高濃度不純物層）２・・・ドレイ
ン領域（高濃度不純物層）３・・・ゲート電極
４・・・ゲート絶縁膜訃・・低不純物濃度領域 ６・・
・シリコン基板７・・・溝 第１図 第２図
Claims (1)
- １、第一導電型の半導体基板の表面区域に、チャネル領
域を介して互いに対向して設けられた一対の第二導電型
の低不純物濃度領域と、これら一対の低不純物濃度領域
の外側に位置し、これら低不純物濃度領域のそれぞれに
接続された一対の第二導電型の高不純物濃度領域と、前
記チャネル領域上の前記基板表面に絶縁膜層を介して設
けられたゲート電極とを具える半導体装置において、前
記ゲート電極を半導体基板表面よりある深さまで埋め込
み、前記チャネル領域と、前記低不純物濃度領域上の表
面における半導体−絶縁膜の界面との間を充分に離間す
るようにしたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26524587A JPH01108774A (ja) | 1987-10-22 | 1987-10-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26524587A JPH01108774A (ja) | 1987-10-22 | 1987-10-22 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01108774A true JPH01108774A (ja) | 1989-04-26 |
Family
ID=17414546
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26524587A Pending JPH01108774A (ja) | 1987-10-22 | 1987-10-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01108774A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5453635A (en) * | 1994-08-23 | 1995-09-26 | United Microelectronics Corp. | Lightly doped drain transistor device having the polysilicon sidewall spacers |
| US5712503A (en) * | 1994-01-05 | 1998-01-27 | Lg Semicon Co., Ltd. | Metal oxide semiconductor and method of making the same |
| KR19990056737A (ko) * | 1997-12-29 | 1999-07-15 | 김영환 | 반도체 소자 및 그 제조방법 |
-
1987
- 1987-10-22 JP JP26524587A patent/JPH01108774A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5712503A (en) * | 1994-01-05 | 1998-01-27 | Lg Semicon Co., Ltd. | Metal oxide semiconductor and method of making the same |
| US5453635A (en) * | 1994-08-23 | 1995-09-26 | United Microelectronics Corp. | Lightly doped drain transistor device having the polysilicon sidewall spacers |
| KR19990056737A (ko) * | 1997-12-29 | 1999-07-15 | 김영환 | 반도체 소자 및 그 제조방법 |
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