JPS61295698A - 集積回路装置 - Google Patents
集積回路装置Info
- Publication number
- JPS61295698A JPS61295698A JP60138231A JP13823185A JPS61295698A JP S61295698 A JPS61295698 A JP S61295698A JP 60138231 A JP60138231 A JP 60138231A JP 13823185 A JP13823185 A JP 13823185A JP S61295698 A JPS61295698 A JP S61295698A
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- JP
- Japan
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- integrated circuit
- power supply
- line
- capacitor
- supply line
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Production Of Multi-Layered Print Wiring Board (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、多層配線基板に集積回路（ＩＣ）チップを搭
載して構成される集積回路装置に関する。
載して構成される集積回路装置に関する。
（発明の技術的背景とその問題点）
複数の半導体素子を実装しであるシステムを構成する方
法として、セラミック基板等に厚膜または薄膜により配
線を形成し、この配線基板上に半導体素子チップを搭載
してワイヤ・ボンディング等により電気的接続を行う方
法が一般に知られている。通常ＩＣチップのＩＩ端子付
近には、電源ノイズを除去するためにコンデンサが必要
である。
法として、セラミック基板等に厚膜または薄膜により配
線を形成し、この配線基板上に半導体素子チップを搭載
してワイヤ・ボンディング等により電気的接続を行う方
法が一般に知られている。通常ＩＣチップのＩＩ端子付
近には、電源ノイズを除去するためにコンデンサが必要
である。
従来より、プリント基板を用いてこれにＩｃチップを搭
載する場合には、各ＩＣチップの７Ｉｉ源端子付近にコ
ンデンサを設けることが行なわれていた。
載する場合には、各ＩＣチップの７Ｉｉ源端子付近にコ
ンデンサを設けることが行なわれていた。
しかし、高密度実装を目的として配線を多層化した場合
、この多層配線基板にＩＣチップの他にチップ・コンデ
ンサを搭載することは、十分な高密度実装化を妨げる原
因となる。特に多電源を要するＩＣ１例えばＧａＡｓ・
ＩＣなどの場合、実装するチップ・コンデンサの数が多
くなり、それだけ基板の形状が大きくなり、コストの低
減やパッケージの小型化が難しくなる。また多層配線基
板にチップ・コンデンサを搭載した場合、コンデンサと
ＩＣ電源を接続する配線の引きまわしが必要になり、浮
遊インダクタンスが大きくなってこれが回路特性に影響
を与える。特に、５ｉ−ＩＣに比べて高速動作が可能な
ものとして注目されているＧａＡｓ−ＩＣの場合、ＩＣ
自体の高速動作特性を充分に生かすためには、上記のよ
うな配線の引き回しをできるだけ少なくすることが望ま
れる。
、この多層配線基板にＩＣチップの他にチップ・コンデ
ンサを搭載することは、十分な高密度実装化を妨げる原
因となる。特に多電源を要するＩＣ１例えばＧａＡｓ・
ＩＣなどの場合、実装するチップ・コンデンサの数が多
くなり、それだけ基板の形状が大きくなり、コストの低
減やパッケージの小型化が難しくなる。また多層配線基
板にチップ・コンデンサを搭載した場合、コンデンサと
ＩＣ電源を接続する配線の引きまわしが必要になり、浮
遊インダクタンスが大きくなってこれが回路特性に影響
を与える。特に、５ｉ−ＩＣに比べて高速動作が可能な
ものとして注目されているＧａＡｓ−ＩＣの場合、ＩＣ
自体の高速動作特性を充分に生かすためには、上記のよ
うな配線の引き回しをできるだけ少なくすることが望ま
れる。
例えば第４図のような配線構造の場合、即ち誘電率εｒ
−１２，厚み１．５履の絶縁層上に厚み１μｍ９幅１０
０μｍで配線が形成され、その上が誘電率εｒ−３，８
，厚み２．５μｍの絶縁膜で覆われた構造の場合、周波
数を１０ Ｇ ）＋２とすると、約１００Ω／ｍのリア
クタンス成分が存在する。実際の実装基板において５ｓ
程度の配線の引きまわしがあると、リアクタンスは５０
０Ωにも達し、ＧａＡｓ１Ｃの正常な動作が期待できな
い。
−１２，厚み１．５履の絶縁層上に厚み１μｍ９幅１０
０μｍで配線が形成され、その上が誘電率εｒ−３，８
，厚み２．５μｍの絶縁膜で覆われた構造の場合、周波
数を１０ Ｇ ）＋２とすると、約１００Ω／ｍのリア
クタンス成分が存在する。実際の実装基板において５ｓ
程度の配線の引きまわしがあると、リアクタンスは５０
０Ωにも達し、ＧａＡｓ１Ｃの正常な動作が期待できな
い。
〔発明の目的］
本発明は上記した点に鑑みなされたもので、高密度実装
と高性能化を図った、多層配線基板を用いた集積回路装
置を提供することを目的とする。
と高性能化を図った、多層配線基板を用いた集積回路装
置を提供することを目的とする。
（発明の概要〕
本発明は、Ｎ原線、接地線及び信号配線が積層形成され
た多層配線基板に複数のＩＣチップを搭載して構成さ゛
れる集積回路装置において、多層配線基板中で＊ａ線と
接地線の間でコンデンサを構成したことを特徴とする。
た多層配線基板に複数のＩＣチップを搭載して構成さ゛
れる集積回路装置において、多層配線基板中で＊ａ線と
接地線の間でコンデンサを構成したことを特徴とする。
本発明によれば、多層配線基板中にコンデンサが作りつ
けられ、改めてチップ・コンデンサを搭載する必要がな
いため、実装効率が向上する。特に多電源を要するＧａ
Ａｓ−ＩＣなどを実装してシステムを構成する場合に有
効である。またコンデンサは多層配線形成工程で同時に
形成されるから、製造工程も簡単である。コンデンサを
ＩＣ電源端子となるボンディング・パッド領域下に形成
すれば、多層配線基板にコンデンサのための特別の占有
面積を要せず、それだけ実装効率が高いものとなる。ま
た配線引き回しも少なくなるため、待にＧａＡｓ−ＩＣ
を用いた場合、その高速動作特性を充分に活かした高性
能のシステムを実現することができる。
けられ、改めてチップ・コンデンサを搭載する必要がな
いため、実装効率が向上する。特に多電源を要するＧａ
Ａｓ−ＩＣなどを実装してシステムを構成する場合に有
効である。またコンデンサは多層配線形成工程で同時に
形成されるから、製造工程も簡単である。コンデンサを
ＩＣ電源端子となるボンディング・パッド領域下に形成
すれば、多層配線基板にコンデンサのための特別の占有
面積を要せず、それだけ実装効率が高いものとなる。ま
た配線引き回しも少なくなるため、待にＧａＡｓ−ＩＣ
を用いた場合、その高速動作特性を充分に活かした高性
能のシステムを実現することができる。
〔発明の実施例）
以下本発明の詳細な説明する。
第１図は一実施例のＩＣ装置の概略構成を示す断面図で
ある。１はアルミナセラミックまたはガラスなどの絶縁
性基板であり、この上に後述するＩＣの複数の電源に対
応する複数本の電源線２が配設されている。電源線２は
金（Ａｕ）または銅（Ｃｕ）などを印刷、焼成した厚膜
配線である。
ある。１はアルミナセラミックまたはガラスなどの絶縁
性基板であり、この上に後述するＩＣの複数の電源に対
応する複数本の電源線２が配設されている。電源線２は
金（Ａｕ）または銅（Ｃｕ）などを印刷、焼成した厚膜
配線である。
この電源線２のコンデンサ電極として用いる部分は、後
に詳述するが、必要な容量を得るために広い面積としで
ある。この′Ｒ電源線が形成された面にコンデンサの誘
電体層として好ましい特性を持つ第１の層間絶縁１３が
やはり厚膜技術により形成されている。この実施例では
この第１の絶縁膜３はデュポン８２８９またはデュポン
５２１７である。この第１の絶縁層３上に電源線２と同
じ厚膜技術、同じ材料により接地線４が形成されている
。接地線４は電源線２を配線基板表面に導くための領域
を除いて全面を覆うように配設され、この接地線４と電
源線２の間で必要な容量のコンデンサが形成されること
になる。接地線４が形成された基板表面には第２の層間
絶縁膜５が形成され、この上に蒸着やスパッタなどのｖ
ｉＩｗＡ技術により第１の信号配線６、第３の層間絶縁
膜７及び第２の信号配置８が順次積層形成されている。
に詳述するが、必要な容量を得るために広い面積としで
ある。この′Ｒ電源線が形成された面にコンデンサの誘
電体層として好ましい特性を持つ第１の層間絶縁１３が
やはり厚膜技術により形成されている。この実施例では
この第１の絶縁膜３はデュポン８２８９またはデュポン
５２１７である。この第１の絶縁層３上に電源線２と同
じ厚膜技術、同じ材料により接地線４が形成されている
。接地線４は電源線２を配線基板表面に導くための領域
を除いて全面を覆うように配設され、この接地線４と電
源線２の間で必要な容量のコンデンサが形成されること
になる。接地線４が形成された基板表面には第２の層間
絶縁膜５が形成され、この上に蒸着やスパッタなどのｖ
ｉＩｗＡ技術により第１の信号配線６、第３の層間絶縁
膜７及び第２の信号配置８が順次積層形成されている。
この実施例では第２及び第３の層間絶縁膜５及び７はポ
リイミド膜（例えば日立化成ＰｉＱ、東し３ ｐ −７
１０など）であり、信号配線６及び８はＡＵまたはＣｕ
である。
リイミド膜（例えば日立化成ＰｉＱ、東し３ ｐ −７
１０など）であり、信号配線６及び８はＡＵまたはＣｕ
である。
こうして電源線２、接地Ｉ！４、及び第１．第２の信号
配線６．８が８Ｉ層形成された基板表面は絶縁膜９で覆
われ、この絶縁ｌｉ Ｑ上に複数のボンディング・パッ
ド１０が配設される。このように構成された多層配線基
板上に多電源を要する複数のＧａＡｓ・ＩＣチップ１１
がマウントされている。
配線６．８が８Ｉ層形成された基板表面は絶縁膜９で覆
われ、この絶縁ｌｉ Ｑ上に複数のボンディング・パッ
ド１０が配設される。このように構成された多層配線基
板上に多電源を要する複数のＧａＡｓ・ＩＣチップ１１
がマウントされている。
ＧａＡｓ−ＩＣチップ１１上のボンディング・パッドと
基板上のボンディング・パッド１０との間はボンディン
グ・ワイヤ１２により接続されている。
基板上のボンディング・パッド１０との間はボンディン
グ・ワイヤ１２により接続されている。
第１図では省略したが、電源線２、接地線４及び第１．
第２の信号配線６，８はそれぞれ基板最上層のボンディ
ング・パッド１０まで導出されることが必要である。第
２図は一つの電源線２が基板最上層のボンディング・パ
ッド１０に導出される様子を示す断面図であり、第３図
はそのボンディング・パッド１０の領域下でコンデンサ
が構成される様子を示す模式的斜視図である。第２図に
示すように電源線２上の第１の層間絶縁膜３を印刷形成
する際に電源線２に対するコンタクト用孔を設（プてお
き、この孔に印刷工程を利用して第１の中継用導体２１
を埋込む。そして接地線４の形成工程で同時にこの中継
用導体２１にコンタクトする第２の中継用導体パターン
２２を形成する。
第２の信号配線６，８はそれぞれ基板最上層のボンディ
ング・パッド１０まで導出されることが必要である。第
２図は一つの電源線２が基板最上層のボンディング・パ
ッド１０に導出される様子を示す断面図であり、第３図
はそのボンディング・パッド１０の領域下でコンデンサ
が構成される様子を示す模式的斜視図である。第２図に
示すように電源線２上の第１の層間絶縁膜３を印刷形成
する際に電源線２に対するコンタクト用孔を設（プてお
き、この孔に印刷工程を利用して第１の中継用導体２１
を埋込む。そして接地線４の形成工程で同時にこの中継
用導体２１にコンタクトする第２の中継用導体パターン
２２を形成する。
以下同様に、第１の信号配線６の形成工程で同時に第２
の中継用導体パターン２２にコンタクトする第３の中継
用導体パターン２３を形成し、第２の信号配線８の形成
工程で同時に第３の中継用導体パターン２３にコンタク
トする第４の中継用導体パターン２４を形成し、最上層
のボンディング・パッド１０を第４の中継用導体パター
ン２４にコンタクトさせる。他のＮ原線の取り出し、及
び信号配線の取り出しについても同様である。
の中継用導体パターン２２にコンタクトする第３の中継
用導体パターン２３を形成し、第２の信号配線８の形成
工程で同時に第３の中継用導体パターン２３にコンタク
トする第４の中継用導体パターン２４を形成し、最上層
のボンディング・パッド１０を第４の中継用導体パター
ン２４にコンタクトさせる。他のＮ原線の取り出し、及
び信号配線の取り出しについても同様である。
第３図において、破線で示す接続部３１は、第２図で説
明した中継法により最下層の電源線２が最上層のボンデ
ィング・パッド１０まで導出されることを示している。
明した中継法により最下層の電源線２が最上層のボンデ
ィング・パッド１０まで導出されることを示している。
そして第３図から明らかなように、ボンディング・パッ
ド１０の領域下で電源線２を広い面積として、この部分
で接地線４との間で所望の容量のコンデンサが構成され
ている。
ド１０の領域下で電源線２を広い面積として、この部分
で接地線４との間で所望の容量のコンデンサが構成され
ている。
以上のようにこの実施例によれば、コンデンサが多層配
線基板中に作りつ（プられるため、チップ・コンデンサ
をＩＣチップと共に多層配線基板上に搭載する従来の構
造に比べて実装効率の向上が図られる。特に多電源を要
するＧａＡｓ−ＩＣの場合実装効率の向上が著しい。ま
たこの実施例では、電源線と接地線の間で構成されるコ
ンデンサが電源端子としてのボンディング・バッド領域
下に形成されるため、コンデンサとして特別の占有領域
を設けることがなく、このことも実装効率向上に寄与し
ている。またコンデンサがボンディング・パッド領域下
に形成されるため、配線の引きまわしが少なく、ＧａＡ
ｓ・ＩＣの高速動作特性を充分に活かした装置が得られ
る。
線基板中に作りつ（プられるため、チップ・コンデンサ
をＩＣチップと共に多層配線基板上に搭載する従来の構
造に比べて実装効率の向上が図られる。特に多電源を要
するＧａＡｓ−ＩＣの場合実装効率の向上が著しい。ま
たこの実施例では、電源線と接地線の間で構成されるコ
ンデンサが電源端子としてのボンディング・バッド領域
下に形成されるため、コンデンサとして特別の占有領域
を設けることがなく、このことも実装効率向上に寄与し
ている。またコンデンサがボンディング・パッド領域下
に形成されるため、配線の引きまわしが少なく、ＧａＡ
ｓ・ＩＣの高速動作特性を充分に活かした装置が得られ
る。
更に信号線間の絶縁層には、配線容量を低減し信号遅延
を少なくするため、低誘電率のポリイミド膜を用いるが
、本実施例では多層配線形成順序として先ず高温焼成を
利用する厚膜プロセスによる電源配線を形成し、その後
層間絶縁膜としてポリイミド膜を形成した後、薄膜プロ
セスにより信号配線を形成する。この際厚膜プロセスに
よる電源配線での段差が問題となるが、これはポリイミ
ド膜により平坦化されるため、非常に微細な信号配線を
形成することが可能となる。
を少なくするため、低誘電率のポリイミド膜を用いるが
、本実施例では多層配線形成順序として先ず高温焼成を
利用する厚膜プロセスによる電源配線を形成し、その後
層間絶縁膜としてポリイミド膜を形成した後、薄膜プロ
セスにより信号配線を形成する。この際厚膜プロセスに
よる電源配線での段差が問題となるが、これはポリイミ
ド膜により平坦化されるため、非常に微細な信号配線を
形成することが可能となる。
本発明は上記実施例に限られるものではない。
例えば上記実施例では二層の信号配線を設けたが、信号
配線は少なくとも一層あればよい。電源線と接地線は積
層順が逆であってもよい。基板として金属基板を用いた
場合には、基板を接地線として用いることができ、この
上に絶縁膜を介して電源線を形成して、この電源線と基
板との間で所望のコンデンサを形成することができる。
配線は少なくとも一層あればよい。電源線と接地線は積
層順が逆であってもよい。基板として金属基板を用いた
場合には、基板を接地線として用いることができ、この
上に絶縁膜を介して電源線を形成して、この電源線と基
板との間で所望のコンデンサを形成することができる。
その池水発明はその加面を逸脱しない範囲で種々変形し
て実施することができる。
て実施することができる。
第１図は本発明の一実施例の概略構成を示す断面図、第
２図はその一つの′Ｒ１１Ｐｉ線が基板最上層に導出さ
れる部分の構造を示す断面図、第３図はその部分でコン
デンサが形成される條子を示す模式的斜視図、第４図は
従来の配線構造の問題を説明するための図である。 １・・・絶縁性基板、２・・・電源線、４・・・接地線
、６゜８・・・信号配線、３，５．７・・・層間絶縁膜
、１０・・・ボンディング・パッド、９・・・絶縁膜、
１１・・・ＱａＡＳ・ＩＣチップ、１２・・・ボンディ
ング・ワイヤ、２１・・・中継用埋込み導体、２２，２
３．２４・・・中継用導体パターン。 出願人代理人 弁理士 鈴江武彦 第１図 第２図
２図はその一つの′Ｒ１１Ｐｉ線が基板最上層に導出さ
れる部分の構造を示す断面図、第３図はその部分でコン
デンサが形成される條子を示す模式的斜視図、第４図は
従来の配線構造の問題を説明するための図である。 １・・・絶縁性基板、２・・・電源線、４・・・接地線
、６゜８・・・信号配線、３，５．７・・・層間絶縁膜
、１０・・・ボンディング・パッド、９・・・絶縁膜、
１１・・・ＱａＡＳ・ＩＣチップ、１２・・・ボンディ
ング・ワイヤ、２１・・・中継用埋込み導体、２２，２
３．２４・・・中継用導体パターン。 出願人代理人 弁理士 鈴江武彦 第１図 第２図
Claims (4)
- （１）電源線、接地線及び少なくとも一層の信号配線が
それぞれの間に層間絶縁膜を挟んで多層に積層された多
層配線基板と、この基板上に搭載された複数の集積回路
チップとを備え、前記多層配線基板中で前記電源線と接
地線の間でコンデンサを構成したことを特徴とする集積
回路装置。 - （２）前記集積回路チップは多電源を要するＧａＡｓ集
積回路チップである特許請求の範囲第１項記載の集積回
路装置。 - （３）前記多層配線基板は、絶縁性基板上に電源線、接
地線及び信号配線がこの順に積層形成され、且つ最上層
に各配線の前記集積回路チップ及び外部回路との接続を
行うボンディング・パッドが形成されており、前記コン
デンサは電源端子としてのボンディング・パッド領域下
において電源線と接地線の間で構成されている特許請求
の範囲第１項記載の集積回路装置。 - （４）前記電源線、接地線及びその間の層間絶縁膜は厚
膜印刷法により形成され、信号配線は薄膜技術により被
着されてパターニングされたものである特許請求の範囲
第１項記載の集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60138231A JPS61295698A (ja) | 1985-06-25 | 1985-06-25 | 集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60138231A JPS61295698A (ja) | 1985-06-25 | 1985-06-25 | 集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61295698A true JPS61295698A (ja) | 1986-12-26 |
Family
ID=15217151
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60138231A Pending JPS61295698A (ja) | 1985-06-25 | 1985-06-25 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61295698A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03120848A (ja) * | 1989-10-04 | 1991-05-23 | Nec Corp | 半導体集積回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5222162B2 (ja) * | 1972-02-25 | 1977-06-15 |
-
1985
- 1985-06-25 JP JP60138231A patent/JPS61295698A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5222162B2 (ja) * | 1972-02-25 | 1977-06-15 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03120848A (ja) * | 1989-10-04 | 1991-05-23 | Nec Corp | 半導体集積回路 |
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